基于FPGA过采样技术及实现

　　由图5可知，FPGA实现了以下功能：产生ADC时序，控制ADC的采样频率;以ADC转换结束标志位为触发信号，读取ADC的转换数据;为滤除ADC输出信号的量化噪声和减小数据量，实现低通滤波和减采样模块;配置一块ROM区，用于存储滤波器系数，用于滤波器的实现;为与外部处理引擎进行通讯，实现UART接口协议;为使个模块协调工作，采用锁相环产生不同频率的时钟。

　　而模块的工作流程为：处理引擎将待测信号的频率通过UART传给低通滤波和减采样模块，该模块根据该频率设置滤波器参数和减采样的下抽取率;ADC时序模块产生CNVST，启动ADC进行采样，BUSY信号触发数据读取模块将数据读入;低通滤波器和减采样模块根据设置好的参数和下抽取率对读入的数据进行处理，处理完毕后，再将数据通过UART传到处理引擎做后续处理。

　　模块中的ADC选用的是ADI公司的AD7674，18位、800KSPS逐次逼近型模数转换器，具有较高的数据通过率。支持差分输入模式，其内部采样保持电路的负载可调，5V单电源供电。器件内部还集成了转换时钟、基准缓冲器及错误校准电路，并具有功能强大的串口和并口，与3V和5V电平兼容。而FPGA则选用的是Altera CycloneⅡ-EP2C8Q208C8，包括5个部分：可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源和底层嵌入功能单元。

　　基于AD7674和EP2C8，该模块设计获得的相关参数为：

　　(1) 下抽取率，过采样率，由于ADC的最高采样频率为800KSPS，则该模块可用于0Hz -32kHz信号的测量;

　　(2) ADC的本身分辨率为18位，过采样后达到的最大分辨率为25位;

　　(3) ADC基准电压为4.096V，最高分辨率时可分辨的信号大小为：

　　(4) 为使ADC达到25位分辨率，除满足下抽取率N=47外，还必须保证低通滤波器的阻带衰减符合过采样的要求。由式(1)和(2)可知， 阻带衰减R0=64.3dB。使用切比雪夫最佳逼近法获得滤波器系数，通过计算及考虑到设计余量，得到滤波器长度L=4N，N=47时，实际阻带衰减为R0=75dB;利用MATLAB软件中的函数CHEBWIN(L，R0)获得滤波器系数;将滤波器系数量化成8位，并进行16倍下抽取，抽取后的值对应为N=45 时的滤波器系数。将其存入FPGA的ROM区，以此为基准得到其他下抽取率的滤波器系数。