基于Cadence的高速PCB设计

　　2.1.5 信号延迟(delay)

　　电路中只能按照规定的时序接收数据，过长的信号延迟可能导致时序和功能的混乱，在低速的系统中不会有问题，但是信号边缘速率加快，时钟速率提高，信号在器件之间的传输时间以及同步时间就会缩短.驱动过载、走线过长都会引起延时.必须在越来越短的时间预算中要满足所有门延时，包括建立时间，保持时间，线延迟和偏斜. 由于传输线上的等效电容和电感都会对信号的数字切换产生延迟，加上反射引起的振荡回绕，使得数据信号不能满足接收端器件正确接收所需要的时间，从而导致接收错误.在Cadence的信号仿真软件中，将信号的延迟也放在反射的子参数中度量，有Settledelay、Switchdelay、Propdelay.其中前两个与IBIS模型库中的测试负载有关， 这两个参数可以通过驱动器件和接收器件的用户手册参数得到， 可以将它们与仿真后的Settledelay、Switchdelay加以比较，如果在Slow模式下得到的Switchdelay都小于计算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于计算得到的值，就可以得出我们真正需要的两个器件之间的时延范围Propdelay.在具体器件布放的时候，如果器件的位置不合适，在对应的时延表中那部分会显示红色，当把其位置调整合适后将会变成蓝色，表示信号在器件之间的延时已经满足Propdelay规定的范围了.

　　2.2 电磁兼容性(Electro Magnetic Compatibility)设计

　　电磁兼容包括电磁干扰和电磁忍受，也就是过量的电磁辐射以及对电磁辐射的敏感程度两个方面. 电磁干扰有传导干扰和辐射干扰两种.传导干扰是指以电流的形式通过导电介质把一个电网络上的信号传导到另一个电网络，PCB中主要表现为地线噪声和电源噪声.辐射干扰是指信号以电磁波的形式辐射出去，从而影响到另一个电网络.在高速PCB及系统设计中，高频信号线、芯片的引脚、接插件等都可能成为具有天线特性的辐射干扰源.对EMC的设计根据设计的重要性可以分为四个层次：器件和PCB级设计，接地系统的设计，屏蔽系统设计以及滤波设计.其中的前两个最为重要，器件和PCB级设计主要包括有源器件的选择、电路板的层叠、布局布线等.接地系统的设计主要包括接地方式、地阻抗控制、地环路和屏蔽层接地等.在Cadence的仿真工具中，电磁干扰的仿真参数可以设置在X、Y、Z三个方向上的距离、频率的范围、设计余量、符合标准等.此仿真属于后仿真，主要检验是否符合设计要求，因此，在做前期工作时，我们还需要按照电磁干扰的理论去设计，通常的做法是将控制电磁干扰的各项设计规则应用到设计的每个环节，实现在各个环节上的规则驱动和控制.

　　2.3 电源完整性(power integrity)设计

　　在高速电路中， 电源和地的完整性也是一个非常重要的因素， 因为电源的完整性和信号的完整性是密切相关的.在大多数情况下，影响信号畸变的主要原因是电源系统.如：地反弹噪声太大、去耦合电容设计不合适、多电源或地平面地分割不好、地层设计不合理、电流分配不均等都会带来电源完整性方面的问题，引起信号的畸变而影响到信号的完整性.解决的主要思路有确定电源分配系统，将大尺寸电路板分割成几块小尺寸板，根据地平面反弹噪声(Ground Bounce)(简称地弹)确定去耦电容，以及着眼于整个PCB板考虑等几个方面.

　　在电路中有大的电流涌动时会引起地弹，如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面上产生电压的波动和变化，这种噪声会影响其它元器件的动作.设计中减小负载电容、增大负载电阻、减小地电感、减少器件同时开关的数目均可以减少地弹.由于地电平面分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪声.同时根据选用的器件不同，电源层也可能会被分割为几种不同电压层，此时地弹和回流噪声更需特别关注.在电源完整性的设计中电源分配系统和去耦电容的选择很重要.一般使得电源系统(电源和地平面)之间的阻抗越低越好.可以通过规定最大的电压和电流变化范围来确定我们希望达到的目标阻抗，然后通过调整电路中的相关因素使电源系统各部分的阻抗与目标阻抗逼近.对于去耦电容，必须考虑电容的寄生参数，定量的计算出去耦电容的个数以及每个电容的容值和具体放置位置，尽量做到电容一个不多，一个不少.在Cadence仿真工具中，将接地反弹称为同步开关噪声(Simultaneous switch noise)。在仿真时将电源间的寄生电感、电容和电阻， 以及器件封装的寄生电感、电容和电阻都做考虑，结果比较符合实际情况.还可以根据系统使用的电路类型与工作频率，设置好期望的相关指标参数后，计算出合适的电容大小以及最佳的布放位置，设计具有低阻抗的接地回路来解决电源完整性问题。

　　3高速PCB的设计方法

　　3.1 传统的设计方法

　　如图1是传统的设计方法，在最后测试之前，没有做任何的处理，基本都是依靠设计者的经验来完成的.在对样机测试检验时才可以查找到问题，确定问题原因.为了解决问题，很可能又要从头开始设计一遍.无论是从开发周期还是开发成本上看，这种主要依赖设计者经验的方法不能满足现代产品开发的要求，更不能适应现代高速电路高复杂性的设计.所以必须借助先进的设计工具来定性、定量的分析，控制设计流程.