基于多软件平台协同工作的FIR滤波器设计

逐次逼近式A／D转换器原理如图3所示，当启动信号START到来后，8位逐次逼近寄存器SAR(Successive Approximarion Register)清零，转换过程开始。第一个时钟脉冲到来时，SAR最高位置1，其余位为0。SAR中锁存的数据为10 000 000，经过DAC转换后得到的输出电压Vda，与输入电压Vi进行比较，若Vi大于Vda，则SAR最高位的1被保留，否则清零。

第二个脉冲到来时，SAR次高位置1，所得的新值经过DAC转换后得到的电压Vda再与Vi进行比较，若Vda小于Vi则SAR次高位1被保留，否则清零。重复上述过程，依次类推，从D7～D0都比较完毕，转换便结束，结束后SAR的数据输出到输出寄存器作为输出数字量。从而经过ispPAC 20和FPGA共同完成从模拟量到数字量的转换。