基于SoPC的FIR滤波器设计与实现
2FIR滤波器的实现
Altera提供的FIRComplier是结合Altera FPGA器件的FIRFilter Core，DSP Builder与FIR Compiler可以紧密结合起来。DSP Builder提供了FIR Core的应用环境和仿真验证环境。
2．1 建立模型文件
为了调用FIR IP Core，在Simulink环境中新建模型文件，放置Sigtlal Compiler模块和FIR模块。启动Simulink的方法：打开Matlab，在主命令窗口直接键入Simulink，按回车即可。然后打开Altera DSP Builder模块，在MegaCore Functions调出fir_compiler_v7_0。
2．2 配置FIR滤波器核
双击模型中的FIR模块，在弹出来的选择窗口中有：关于这个核(about this core)、程序说明书(documentation)、显示元件(display symb01)、步骤1确定参数(Stepl：Parameterize)和步骤2生成(Step2：Generate)等4个不同的选项。点击stepl，便打开了FIR滤波器核的参数设置窗口，如图3所示。本文引用地址：//m.amcfsurvey.com/article/187846.htm
由图3可见，滤波器的系数精度为32位，器件为CycloneⅢ，结构为并行滤波器，结构选择了1级流水线，滤波器由LC逻辑宏单元构成，系数数据存于FPGA的M9K模块中，1个输入通道，32位有符号并行输入，全精度数据输出。设定后会直接显示滤波器的频率响应(frequency res-ponse)或时域响应及系数值(timeresponse coefficeient values)。由其频率响应图可以看出，此FIR滤波器为低通滤波器。如果不符合设计要求，则可以通过对Edit Coefficient Set选项，对滤波器进行重新配置。
2．3 生成VHDL语言
完成FIR滤波器核配置后，便可得到设计好的滤波器，加入输入／输出信号，形成如图4所示电路。点击SignalCompiler，再选择Anal-yze，选择Sigle step compilation中的Convert MDL to VHDL，就可以生成对应的VHDL语言。
在QuartusⅡ中打开编译后生成的fir．qpf工程文件，可以得到滤波器的VHDL语言，其部分代码如下：
编译成功后，可以将其转换成元件。
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