基于ADF4111的数字锁相式可调频率源实现

压控振荡器POS-100输出功率的典型值为8．3 dBm，经过T型网络后，作为本振输出的信号功率为8．3-6．3=2 dBm，显然2 dBm的信号需要放大，因此设计中采用Mini-circuits公司的单块集成电路放大器ERA-4。它能够放大的信号频率范围为0～4 GHz，对0～1 GHz信号的放大增益为14 dB。为确保ERA-4的本振输入信号不饱和，设计中将2 dBm的本振信号经过了一个4 dB的衰减器后再输入ERA-4。此时，从ERA-4输出的本振信号功率为2-4+14=12 dBm。最终，为得到9 dBm的本振输出，需要再将ERA-4输出的信号衰减3 dB。衰减器的设计采用兀型电阻匹配网络。
系统中，FPGA的工作时钟和频率综合器ADF4111输入参考时钟由美国WINTRON公司的40 MHz的TCXO时钟提供。

3数字锁相式频率源硬件设计
根据数字锁相式频率源设计方案，设计的硬件结构如图3所示。

作为系统的逻辑控制中心，FLEXlOK50E芯片内部集成有50 000个门，2 880个逻辑单元(Logicelements)，其RAM容量为40 960 b，它完成的功能主要有：
(1)接收按键的对输出频率fVCXO增减要求的指令；
(2)配置频率综合器ADF4111；
(3)控制数码显示管以显示锁定后的fVCXO值。
锁相环路的设计是保证系统能够产生稳定，高精度的本振输出的关键。从压控振荡器输出的本振必须经过衰减器和放大器，以确保最终的本振输出功率符合指标要求，下面重点阐述这两部分的电路设计。
3．1 锁相环电路设计
锁相环电路设计主要有两部分：ADF4111设计和环路滤波器的设计，下面分别对这两方面进行阐述。
3．1．1 ADF4111设计
ADF4111内部的四个24位控制字寄存器，分别为R分频器、N分频器、功能寄存器和初始化寄存器，FPGA对锁相环的控制通过设置这四个控制寄存器的控制字来实现。
ADF4111从外部输入的信号有标准频率源信号(40 MHz)和FPGA输出的控制信号。标准频率源信号输入到ADF4111后，经14位的R分频器得到鉴相基准频率并送至鉴相器。控制信号由时钟信号CLK、数据信号DATA和使能信号LE组成。在CLK的控制下，由DATA信号端输入24位数据信号，暂时存放在24位输入寄存器中。在接收到LE后，先前输入的24位数据根据地址位到达对应的锁存器。当ADF4111接收到反馈回来的输出频率后，首先通过预分频比例因子P，经A，B分频器，得到分频以后的回馈信号，之后输入到锁相器。与分频以后的标准频率源信号在鉴相器中比较，输出低频控制信号以控制外部VCO的频率，使其锁定在参考频率的稳定度上。
设计中采用40 MHz晶振作标准频率源信号。为了得到1 MHz的步进量。ADF4111的PFD输入频率为l MHz。所以将参考时钟分频器R设置为40，此外，设置P=8。由关系式：FVCXO=[(P×B)+A]FREFIN／R知，当FVCXO=70 MHz时，可以设置计数器A为6，计数器B为8，则4个控制寄存器的控制字分别设置为R分频器6200AOH，N分频器200819H，功能寄存器003092H，初始化寄存器003093H。当按键发出指令，要求升高或降低本振输出频率时，改变计数器A和B的值，并重新加载ADF411l的控制寄存器，最终实现本振输出频率的改变。
3．1．2 环路滤波器设计
环路滤波器的设计要求比较严格，其优劣直接影响锁相环的稳定性，可以利用AD公司提供的专用软件ADI simPLL 3．0进行了滤波器的设计，仿真软件提供了ADF系列频率合成器的集成环境，它包含了ADI频率合成器模型，VCO和TCXO的模型。可以选择相应的参数来设计所需要的环路滤波器。它同时给出参考相位噪声，输出杂散及锁定的过程。
环路滤波器的带宽越宽，锁定时间越短，但杂散噪声增加。环路滤波器的带宽越窄，杂散噪声减小，但锁定时间增长。因此环路滤波器的带宽选择需在这两者之间折中。设计中带宽选为鉴相器参考频率的1／10即能兼顾这两个因素。环路滤波器还需考虑的一个因素是相位余量，相位余量太小会导致系统不稳定，相位余量太大会使整个系统变慢，40°～55°是比较理想的选择，在这个范围内，一定的杂散度下，能使锁定时间达到最小。设计中设定滤波带宽为100 kHz，相位余量45°，用ADI SimPLL 3．O仿真软件可以得到环路滤波器的设计和仿真结果，电阻值和电容值根据最终的调试做了相应调整。设计的电路如图4所示。