基于FPGA的LVDS接口应用
2．2 AltlvdS_tx时钟模式
Altlvds模块内部有一个PLL，可以得到所需要的输出数据时钟，在图1中可以看到选项Use External PLL，当选择此项时，表示使用外部时钟，则需要在FPGA中重新做一个PLL，并将输出时钟和LVDS模块进行相应的连接。
当使用内部PLL时，如图2所示，What is the phase alignment of‘tx_in’with respect to the rising edgeof‘tx_inclock’?(in degrees)即可以调节tx_in输入数据和tx_inclock输入时钟的相位偏移，而Register‘tx_in’input port using选项表示输入数据是用输入时钟tx_inclock控制还是用核时钟tx_coreclock控制，默认的是核时钟，而当使用tx_inclock时钟缓存输入数据时，可能会提示建立时间的问题，而对高速时钟来说，使用核时钟缓存时，会用最优的相位位置来缓存数据。本文引用地址：//m.amcfsurvey.com/article/190723.htm
如图4所示，发送器设置界面中What is the phasealignment of‘tx_outclock’with respect to‘tx_out’?选项可以设置输出数据和输出时钟的相位关系。当选择‘tx_coreclock’输出时可选择核时钟的时钟源What isthe clock resource used for‘tx_coreclock’?可选择Global Clock全局时钟或Regional Clock区域时钟，默认的是Auto Selection．，由编译时自动选择。
当使用外部时钟时，即在图1中选择Use ExternalPLL，此时新建一个PLL来提供时钟源，这时LVDS模块只能设置输出数据与时钟的相位关系，其余选项不可设置。
3 Altlvds_tx模块在DAC系统中的应用实验
3．1 系统硬件设计
DAC系统原理框图如图5所示。
系统中DSP使用TigerSHARC处理器TS101，FPGA采用Aitera公司的StratixII系列EP2S90F1020C3，DAC芯片采用ADI公司的AD9735。
AD9735为12 bit数模转换器，可以提供高达1 200 MS·s-1的采样速率，且设有一个SPI端口，可以对D／A内部参数进行设置，并回读状态寄存器。
系统中由DSP将处理好的数据发送至FPGA，在FPGA内部先由双口RAM进行缓存，然后将读出的数据送至LVDS_TX模块，输出LVDS数据和数据时钟到AD9735。实验中数据率为640 Mbit·s-1，并且提供640 MHz的系统时钟给AD9735。由于接口时钟速率提高，传统系统同步方式的数据接口电路难以实现，则采用源同步的方式更加可行，要求时钟伴随数据输出，AD9735的数据输入接口就是按照源同步的模式设计，它要求保证时钟与数据的边沿对齐，即需要输入数据随路时钟与数据采用同样的机理产生。所以通过LVDS_TX模块产生所需的数据和640 MHz时钟送至AD9735。
3．2 系统软件设计
在FPGA中使用全局时钟100 MHz通过PLL产生160 MHz时钟来控制双口RAM的写地址计数器时钟，并作为LVDS_TX模块外部时钟PLL的输入时钟。如图6所示，DSP送来的24位波形数据，低12位为I路数据，高12位为Q路数据送至双口RAM，由DSP的60 MHz时钟写入，用LVDS模块的外部PLL产生的核时钟做读数时钟，一次读出96位，即4个点的数据。其中Rearrange模块功能为实现数据位重新排列，为后面的LVDS_TX模块数据做准备(如图3所示)，使最终输出数据能够保证正确的数据顺序。
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