一种基于SOPC技术的EPA控制器

　　2.2 基于SOPC技术的CPU核心处理模块

　　整个方案的实现是以接入实时工业以太网络为目的，在芯片内部实现部分EPA协议，同时控制器实现对工业以太网上的其他设备的监控、显示及数据分析。设计中采用Altera公司的新一代低成本的FPGA芯片EP1C12Q240C8芯片，该芯片包含有12060LE（逻辑单元），可根据实际需要，配置其NIOSⅡCPU软核、与CPU相连的片内外设和存储器以及与片外存储器和片外设备相连的接口等。

图2是芯片系统结构框图

　　整个CPU处理器的硬软件设计均在Quartus II 5.1版本上实现。NIOSⅡ处理器核是Altera公司的第二代用户可配置的通用32位RISC软核微处理器，是Altera公司特有的基于FPGA架构的可配置的软CPU内核，其特性和外设可根据实际需要进行增加或剪裁。所有NIOSⅡ处理器系统使用统一的指令和编程模型，并有三种类型以满足不同设计的要求，分别是快速型、经济型和标准型。在本控制器中，所定制的NIOSⅡ软核选用快速型，该内核处理速度为49DMIPS，耗费的逻辑门数为1400~1800LE，同时带有硬件乘法器和硬件除法器。根据EPA网络对控制器的要求，添加与CPU相连的片内外设和片外设备接口：SDRAM控制器、片内RAM、三态桥、UART、定时器、通用I/O口、LCD显示驱动电路和以太网接口。按照设计要求，在Quartus II 5.1版本下的对CPU的配置情况如图3所示。FPGA芯片可根据实际需要灵活地增加功能，同样对不必要的功能也可进行删减，以满足快速、高效和低成本的设计。

　　在配置完CPU处理器的内部结构以后，按照设计需要对CPU的外围进行配置。由于该控制器是接入EPA网络，需要实现EPA协议，而FPGA芯片EP1C12Q240C8的内部只有288K的RAM，所以在片外扩展了16M bits的FLASH-AM29LV160D和64M bits的SDRAM-HY57V641620的。从外部引入12V的直流电源，经过电平转换以后得到3.3V和1.5V的电源，为CPU、存储器及其他受电设备供电。CPU上的时钟源使用的是50MHz的钟振。JTAG和EPCS下载口用于硬软件的下载。将在Quartus Ⅱ上编辑的硬件程序和软件程序通过JTAG和EPCS下载口，下载到FLASH和RAM（片内或者片外）中，可进行在线调试。该复位电路是由10KW电阻、10mF电容和按键组成，可实现按键低电平复位和上电低电平复位。

图3 EP1C12Q240C8芯片配置情况

　　2.3 通信处理模块

　　整个设计以FPGA芯片EP1C12Q240C8为数据处理中心，通过网络通信，完成对工业以太网上的其他设备的数据通信，同时通过MAX3232实现和上位机的串口通信。在该模块中，加入了LCD接口、行列式键盘接口和蜂鸣器接口，对工业以太网上的其他EPA设备进行监控和显示，有较好的人机交互的功能。

　　在该设计中，网络通信分为有线和无线两种通信方式。其中，有线网络通信使用的是10M/100M的LAN91C111的自适应网卡芯片，并通过RJ45网口接入EPA网络。LAN91C111是SMSC公司为嵌入式应用系统推出的第三代快速以太网控制器。LAN91C111的芯片上集成了遵循SMSC/CD协议的MAC（媒体层）和PHY（物理层），符合IEEE802.3/802.U-100Base-Tx/10Base-T规范。在本控制器上预留了蓝牙模块和ZigBee模块的无线通信接口，作为辅助处理模块。可根据工业现场的实际情况，接入无线通信模块，实现与EPA网络的无线通信，通过该模块能够监测无线现场设备的运行情况及相关参数。

　　在整个EPA通信协议栈网络层和传输层接收报文处理流程中。NIOSⅡ处理器复位后初始化UC/OS Ⅱ操作系统、网络接口、堆栈以及定时器等外围设备接口。从外部存储器FLASH中获取IP地址和MAC地址等网络信息。当收到的报文IP地址和MAC地址都是本机地址时，把报文以LWIP所要求的特殊结构体形式存储在接收缓冲区中，然后发送到EPA协议栈中进行处理，当检查到UDP端*是0x88BC时，将报文交由EPA应用层处理模块进行处理。