数字中频式频谱仪的分辨率带宽设计

　　2数字中频处理逻辑

　　近年来，FPGA器件在工艺及逻辑规模方面的快速发展和成本的不断降低，利用FPGA器件来实现高速专业数字下变频模块已经成为系统设计中的常用方法。FPGA芯片中不仅集成了大量的可编程逻辑资源，还包含了丰富的数字信号处理的硬核和固核资源，故能满足多种系统的数字应用和设计，且IP核资源丰富，实现起来灵活快速，性能稳定，可以满足高速时序要求。

　　FPGA IP核是预先设计好的功能模块，一般采用参数可配置的结构，并可以通过Core Gener-ator工具调用。数字下变频的设计可用正交数字解调的数控振荡器(NCO) 和乘法器，并分别调用IP核DDS Compiler 4.0和Multiplier 11.2来实现，其中DDS Compiler可以提供SINE和COSINE两个通道。在抽取滤波设计中，图1所示的多组滤波器均可通过调用IP核(CIC Compiler 1.3和FIR Compiler5.0) 来实现。CIC Compiler 1.3可提供输入数据采样率、工作频率、以及可编程抽取等多种参数的设定； HB滤波器和FIR 滤波器均采用FIRCompiler 5.0，该IP核可以导入*.coe格式的滤波系数，并通过导入不同的系数来区分不同类型的滤波器。它同时提供有不同滤波器结构类型的设定，包括乘累加结构、基于DA算法结构和多相滤波结构以及输入数据采样率和工作频率等基本滤波器参数的设定。

　　数字下变频模块的整体设计如图2所示，由于I、Q两路对称，为了方便，这里只描述Q路的数字下变频实现过程。本设计采用Xilinx公司的Spartan–3A–DSP系列FPGA芯片来实现，它整合了DSP48A模块，并含有丰富的乘法器资源，适合数字信号处理模块的实现，且成本和功耗都很低。

图2 数字下变频模块整体设计

　　处理模块按数字下变频原理，可依次实现正交解调、抽取滤波和FIR滤波，最终得到基带信号。该模块共有三个输入，信号输入为A/D转换器的输出序列，位数14-bit，采样率为100MSPS，中心频率为21.4MHz，这决定了数字中频中NCO输出位数可同设为14 -bit，输出频率设为21.4MHz。

　　时钟输入是A/D转换器输出序列的随路时钟，频率为100MHz，可作为处理模块的工作时钟。

　　在FPGA设计平台的ISE中，BUFG是全局缓冲，它连接的是芯片中的专用时钟资源，目的是减少信号的传输延时，提高驱动能力，这对于时序电路中的关键时钟信号是非常重要的。DCM是数字时钟管理单元，具有最小的时钟延迟和抖动，故可采用DCM+BUFG方法将时钟输入分配为FPGA时钟。而使用全局时钟资源则可保证时序同步。

　　带宽输入为分辨率带宽步进输入，它决定了待分析带宽B (RBW) 和滤波器组的抽取。操作时，首先可由待分析带宽确定最后一级FIR滤波器的3dB带宽和输入采样率，然后再根据A/D采样率与FIR输入采样率的比值来确定CIC滤波器抽取因子和HB滤波器级联级数。

　　另外，在模块整体设计中，位数处理也是一个关键，它由带宽步进输入决定，可调整各个部分的二进制输出位宽。因为滤波的卷积运算为乘累加运算，这会导致滤波器的输出位数增多，可在输出精度和准确度满足要求的情况下，在正交解调和每一级滤波器后做位数处理，这样的方法一是为了防止多余的输出位数在后级滤波器中累加，从而节省FPGA逻辑资源； 二是为了调整滤波器组的输出幅度，以避免在不同带宽选择时输出幅度不一致。

　　3分辨率带宽设计

　　本设计的分辨率带宽范围为1kHz～3MHz，按1–3–10步进变换，共8个档位。分辨率带宽步进输入如表1所列，每一个步进均决定了相应的CIC抽取因子和HB的级联级数，同时也决定了最后一级FIR滤波器的输入数据和相应采样率。

表1 抽取因子分配表(采样率100MSPS)