FPGA 电路动态老化技术研究

　　主串模式电路连接图见图1。

图1FPGA配置主串模式连接图

　　系统或芯片上电后，信号引脚PROG_B被拉低，FPGA的配置RAM存储器清空；同样，PROG_B上的逻辑低电平将会复位配置逻辑，并使FPGA保持在清空配置存储器状态。只要PROG_B 引脚保持低电平，则FPGA 将继续清空它的配置RAM存储器，并使INIT_B 信号保持为低电平以表明配置在被清空。

　　当PROG_B被释放时，FPGA将继续使INIT_B保持低电平，直到完成清空所有的配置存储器。FPGA 在INIT_B信号的上升沿检测其模式引脚M0、M1、M2。

　　INIT_B 信号变为高电平后，配置就可以开始了，不需要额外的暂停或等待周期。但是，配置过程不必在INIT_B 变化之后就立即开始。配置逻辑只有当位流的同步字被载入时才开始处理数据。当上电清除配置RAM存储器后，INIT_B信号引脚变高电平，可以开始载入配置数据：标准的位流首先是引入空闲字FFFFFFFFh，其次是同步字AA995566h，然后是一些配置控制信息，紧跟其后的才是真正的位流数据帧和相关的CRC；位流的最后是CRC 校验和启动芯片进入工作态。FPGA电路配置流程图如图2 所示。

图2 FPGA电路配置流程图