基于CPLD的异步串行收发器设计

关键词：异步串行收发器；混合输入；在系统可编程；CPLD；ispLSI1016

传统数字系统的设计主要基于标准逻辑器件并采用“Ｂｏｔｔｏｍ－Ｕｐ”（自底向上）的方法构成系统。这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验。所设计的数字系统虽然不乏构思巧妙者，但往往要用很多标准器件，而且系统布线复杂，体积功耗大，可靠性差，相互交流和查错修改不便，设计周期也长。随着电子技术的发展，采用先进的ＣＰＬＤ ?复杂的可编程逻辑器件?器件取代传统电路已经成为技术发展的必然趋势。Ｌａｔｔｉｃｅ公司的ｉｓｐＬＳＩ是当今世界上速度最快密度最高的ＣＰＬＤ之一。它采用先进的ＩＳＰ技术，使器件无需拆卸即可在系统内重新配置逻辑功能。数字系统设计的革命性变化，使得传统的“固定功能集成块＋连线”的设计方法正逐步退出历史舞台，而基于芯片的设计正在成为电子系统设计方法的主流。

本设计选用Ｌａｔｔｉｃｅ公司生产的ｉｓｐＬＳＩ１０１６器件，并以“异步串行收发器”为例，采用现代电路与系统中的设计思想来说明“基于芯片的设计”在实现数字系统的具体应用方法。这种设计方法不仅可使硬件设计“软件化”、缩短设计周期、提高效率，而且易于修改和“升级”。

１ 异步串行收发器的工作原理

异步串行收发器的工作原理主要包括两部分：第一是接收串行数据并将其转化为并行数据，第二是把并行数据以串行数据方式发送出去。由于接收和发送是异步的，所以接收部分和发送部分需要不同的时钟。

发送部分的系统工作原理如图１所示，其中ＴＸＤ?７?０?是并行数据输入信号，ＴＢＩＴＣＬＫ是发送器时钟信号，ＲＥＳＥＴＦ是发送器控制模块内部复位信号，ＭＷＤＳＬＦ是电平敏感锁存器使能信号，ＴＲＳＴＦ是一位锁存器模块复位信号，ＴＸＤＡＴＡ是串行数据输出信号。

当发送电路工作时，电平敏感锁存器使能信号（ＭＷＤＳＬＦ）有效，并行数据被送入锁存器，之后，控制模块１产生并入串出移位寄存器装入信号（ＳＴＬＤ），以在时钟信号（ＴＢＩＴＣＬＫ）的作用下，将并行数据装入并入串出移位寄存器，然后，控制模块１再产生并入串出移位寄存器移位信号（ＳＴＬＤ），并在时钟信号（ＴＢＩＴＣＬＫ）的作用下，将并行数据移出。

接收部分的系统工作原理如图２所示，其中ＲＸＤＡＴＡ是串行数据输入信号，ＲＢＩＴＣＬＫ是接收器时钟信号，ＲＥ-ＳＥＴＦ是接收器控制模块内部复位信号，ＭＲＤＳＬＦ为边沿触发锁存器使能信号，ＲＸＤ?７：０?是并行数据输出信号，ＲＤＲＤＹＦ是并行数据准备好信号。该部分电路工作时，首先在时钟信号（ＲＢＩＴＣＬＫ）的作用下，串行数据（ＲＸＤＡＴＡ）被串入并出移位寄存器转化为并行数据；同时，控制模块２在行计数控制下，在一帧串行数据到并行数据转换完成时，使边沿触发锁存器使能信号ＭＲＤＳＬＦ有效；之后，在控制模块产生的时钟信号的作用下将并行数据锁存到锁存器，同时，使并行数据准备好信号（ＲＤＲＤＹＦ）有效。

２　异步串行收发器的具体实现

硬件电路功能来用Ｌａｔｔｉｃｅ公司的ＣＰＬＤ来实现，用ｉｓｐＬＥＶＥＲ３．０ 进行软件设计。可利用原理图和硬件描述语言ＶＨＤＬ完成源文件的设计。以下对其ＣＰＬＤ流程源文件及仿真波形作以介绍。

２．１ 用ｉｓｐＬＥＶＥＲ软件设计ＣＰＬＤ的流程

Ｌａｔｔｉｃｅ公司新的设计工具ｉｓｐＬＥＶＥＲ可支持ｉｓｐ-ＭＡＣＨ、 ｉｓｐＬＳＩ、 ｉｓｐＧＤＸ、 ｉｓｐＧＡＬ、 ＧＡＬ器件以及具有革新意义的新的ｉｓｐＭＡＣＨ ５０００ＶＧ和ｉｓｐＭＡＣＨ ４０００ ＣＰＬＤ器件系列。用ｉｓｐＬＥＶＥＲ设计ＣＰＬＤ的源文件主要有硬件描述语言（ＶＨＤＬ、Ｖｅｒｉｌｏｇ ＨＤＬ和ＡＢＬＥ－ＨＤＬ）、电路原理图和网表五种方式。在利用该软件设计数字电路与系统时，可采用原理图、硬件描述语言以及混合输入方式。本设计将采用混合输入方式（原理图与ＶＨＤＬ语言）。用ｉｓｐＬＥＶＥＲ软件设计ＣＰＬＤ的基本流程如图３所示。

２．２ 源文件输入

ｉｓｐＬＥＶＥＲ软件的系统库包括３部分：可编程大规模集成电路库（ｐＬＳＩ）、通用电路库（ＧＥＮＥＲＩＣ）、用户自己设计的元件库（Ｌｏｃａｌ）。这些库中又列出了若干子库，而这些子库都是以宏来定义的，如门（Ｇａｔｅ）、寄存器（Ｒｅｇｓ）、算术运算器（Ａｒｉｔｈｓ）、Ｉ／Ｏ端口等。

在原理图输入方式中，首先应当用这些宏来构成电路符号，然后像逻辑元件那样画成原理图，同时给出它们的连线以及各个输入输出缓冲器电路的具体配置。由此构成的宏在原理图上只是一些方框形的符号，没有涉及其内部具体逻辑，因而这种宏实际上是一种所谓的顶层原理图。与顶层原理图对应的是底层原理图，顶层原理图实际上是一种由各种门和触发器等基本逻辑器件组成的基本原理图，可以说它是顶层原理图的内核。除了直接用基本逻辑器件构成底层原理图外，还可以用硬件描述语言编写源文件模块以作为宏，同时作为一种底层原理图去充实、支持顶层原理图。顶层模块原理图如图４所示。

顶层宏模块中发送器部分?ＴＲＡＮＳＭＩＴＴＥＲＭ＿Ｓ?的原理图如图５所示，电平锁存器、一位锁存器模块以及控制模块１部分可调用系统库内的宏模块，因为这一部分硬件电路已很成熟，而且并不是很复杂。调用库内宏模块用相对于硬件描述语言而言，其占用系统资源较少。

图５中，圆圈部分的并入串出移位寄存器（ＰＳ＿ＳＨＩＦＴＲＥＧ）宏模块可用硬件描述语言（ＶＨＤＬ）进行功能描述。其ＶＨＤＬ源文件如下：

ＬＩＢＲＡＲＹ ｉｅｅｅ；

ＵＳＥ ｉｅｅｅ．ｓｔｄ ｌｏｇｉｃ １１６４．ＡＬＬ；

ｅｎｔｉｔｙ ｌｏｇｉｃ１６６ ｉｓ

Ｐｏｒｔ ? Ａ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｂ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｃ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

ＣＬＫ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｄ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｅ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｆ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｇ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

Ｈ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

ＳＥＲ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

ＳＴＬＤ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

ＱＨ ? Ｏｕｔ ｓｔｄ ｌｏｇｉｃ ?；

ｅｎｄ ｌｏｇｉｃ１６６；

ａｒｃｈｉｔｅｃｔｕｒｅ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ｌｏｇｉｃ１６６ ｉｓ

ｓｉｇｎａｌ ｔ ｌａｔｃｈ? ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ?７ ｄｏｗｎｔｏ ０?；

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ?ＳＴＬＤ，ＣＬＫ，ＳＥＲ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ?

ｂｅｇｉｎ

ｉｆ?ＣＬＫ＇ｅｖｅｎｔ ａｎｄ ＣＬＫ＝′１′? ｔｈｅｎ

ｉｆ?ＳＴＬＤ＝′１′? ｔｈｅｎ

ｔ ｌａｔｃｈ?７?＜＝Ａ；

ｔ ｌａｔｃｈ?６?＜＝Ｂ；

ｔ ｌａｔｃｈ?５?＜＝Ｃ；

ｔ ｌａｔｃｈ?４?＜＝Ｄ；

ｔ ｌａｔｃｈ?３?＜＝Ｅ；

ｔ ｌａｔｃｈ?２?＜＝Ｆ；

ｔ ｌａｔｃｈ?１?＜＝Ｇ；

ｔ ｌａｔｃｈ?０?＜＝Ｈ；

ｅｌｓｅ

ｔ ｌａｔｃｈ?０?＜＝ｔ ｌａｔｃｈ?１?；

ｔ ｌａｔｃｈ?１?＜＝ｔ ｌａｔｃｈ?２?；

ｔ ｌａｔｃｈ?２?＜＝ｔ ｌａｔｃｈ?３?；

ｔ ｌａｔｃｈ?３?＜＝ｔ ｌａｔｃｈ?４?；

ｔ ｌａｔｃｈ?４?＜＝ｔ ｌａｔｃｈ?５?；

ｔ ｌａｔｃｈ?５?＜＝ｔ ｌａｔｃｈ?６?；

ｔ ｌａｔｃｈ?６?＜＝ｔ ｌａｔｃｈ?７?；

ｔ ｌａｔｃｈ?７?＜＝ＳＥＲ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ

ＱＨ＜＝ｔ ｌａｔｃｈ?０?；

ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ；

图5

顶层宏模块中接收器部分?ＲＥＣＥＩＶＥＲ＿Ｓ?的原理图如图６所示，边沿触发锁存器、串入并出移位寄存器以及控制模块２部分可以调用系统库内的宏模块。图中圆圈部分的计数器（ＣＯＵＮＴＥＲ９）宏模块可用硬件描述语言（ＶＨＤＬ）进行功能描述。ＶＨＤＬ源文件如下：

ＬＩＢＲＡＲＹ ｖａｎｍａｃｒｏ；

ＵＳＥ ｖａｎｍａｃｒｏ．ｃｏｍｐｏｎｅｎｔｓ．ＡＬＬ；

ＬＩＢＲＡＲＹ ｉｅｅｅ；

ＬＩＢＲＡＲＹ ｇｅｎｅｒｉｃｓ；

ＵＳＥ ｉｅｅｅ．ｓｔｄ ｌｏｇｉｃ １１６４．ＡＬＬ；

ＵＳＥ ｉｅｅｅ．ｎｕｍｅｒｉｃ ｓｔｄ．ＡＬＬ；

ＵＳＥ ｇｅｎｅｒｉｃｓ．ｃｏｍｐｏｎｅｎｔｓ．ＡＬＬ；

ｅｎｔｉｔｙ ｃｏｕｎｔｅｒ９ ｉｓ

Ｐｏｒｔ ? ｃｌｋ ? Ｉｎ ｓｔｄ ｌｏｇｉｃ；

ｃａｏ ? Ｏｕｔ ｓｔｄ ｌｏｇｉｃ ?；

ｅｎｄ ｃｏｕｎｔｅｒ９；

ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｃｏｕｎｔｅｒ９ ｉｓ

ｓｉｇｎａｌ ｃｏｕｎｔｅｒ? ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９；

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ?ｃｌｋ?

ｂｅｇｉｎ

图6

ｉｆ?ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′? ｔｈｅｎ

ｉｆ?ｃｏｕｎｔｅｒ＝９? ｔｈｅｎ

ｃｏｕｎｔｅｒ＜＝０；

ｅｌｓｅ

ｃｏｕｎｔｅｒ＜＝ｃｏｕｎｔｅｒ＋１；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ；

ｐｒｏｃｅｓｓ?ｃｏｕｎｔｅｒ?

ｂｅｇｉｎ

ｉｆ?ｃｏｕｎｔｅｒ＝９? ｔｈｅｎ

ｃａｏ＜＝′１′；

ｅｌｓｅ

ｃａｏ＜＝′０′；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ；

ｅｎｄ ｂｅｈａｖ；

在上述源文件设计中，控制模块１和控制模块２都采用了调用宏模块的方式。在此设计中，时序控制十分重要，而采用调用宏模块的原理图输入方式能很好的控制延时参数。如果用硬件描述语言进行时序功能描述，那么经逻辑综合、优化后，其延时参数有时很难控制。而减小延时参数需要更多的资源来补偿。

２．３ 仿真分析

ｉｓｐＬＥＶＥＲ软件提供了强大的功能仿真和时序仿真功能，其最高仿真频率可达３６ＭＨｚ。图７是接收器部分的仿真波形。预接收的串行数据为：“１０１０１１１０”。而发送器部分的仿真波形如图８所示。预发送的并行数据为：ＴＸＤ０＝‘１’，ＴＸＤ１＝‘０’，ＴＸＤ２＝‘１’，ＴＸＤ３＝‘０’，ＴＸＤ４＝‘１’，ＴＸＤ５＝‘１’，ＴＸＤ６＝‘１’，ＴＸＤ７＝‘０’。

３　结论

该设计充分体现了ＩＳＰ技术的优越性，使整个系统无论从最初方案的设计到编写程序，还是从仿真调试到下载验证，都显得相当快捷和方便。采用ＩＳＰ技术具有流程简单、无引脚损伤、可实现多功能硬件、并可为测试重构逻辑等优点。随着网络技术的日益完善，通过网络来对远隔万里的用户系统进行软件版本的升级换代，无疑会给厂家与用户带来更多方便。该异步串行收发器接收和发送的ｂｉｔ数可根据具体需要进行相应的改动，而且只需改动底层模块中的锁存器、串入并出移位寄存器及并入串出移位寄存器的ｂｉｔ数和计数器的大小（控制模块部分不需改动），然后再经相关软件的综合和适配，即可重新下载到具体器件中。该设计中 ｂｉｔ数选择８位，完全是出于所选器件的容量考虑。