基于TMS320VC5509A 的图像采集处理系统

　　3 系统软件设计

　　本系统中， 软件主要分为3 个部分： DSP 的图像采集部分（ 在CCS 软件开发环境下用C 语言编制、调试实现） ;图像处理部分以及CPLD 的逻辑控制部分（ 在Quart us环境下用VHDL 实现） 。图像处理部分的算法函数（ 图像锐化、边缘检测等） 可在主程序中可以直接调用（ 其中包括使用中值滤波对图像进行预处理， 图像二值化用于边缘检测， 以及拉普拉斯算法用于图像锐化） 。CPLD 主要完成视频解码器与缓存的接口逻辑， 缓存与DSP 的接口逻辑和FLASH 的地址译码等功能。DSP 主程序流程图如图4 所示。

图4 系统软件流程

　　DSP 的主程序流程为： 系统在上电复位后， 需要完成系统的自举， 自举方式采取并行外部16 位异步内存引导方式， 因此需要将GPIO0、GPIO1、GPIO2 下拉， GPIO3 上拉[ 9??10] ; 当5509A的bootloader 开始执行的时候， 程序会完成相应的初始化， 即将数据堆栈寄存器的地址配置为000090h, 系统堆栈寄存器的地址配置为000080h, 将ST 1_55寄存器的IN TM 域配置为1, 不使能中断， 地址为000060h 和000061h 这两个字用来暂时保存入口地址，ST 1_55 的SXMD 位被清0, ST1_55 的54CM 位被置1; 初始化完成后则开始执行bootloader 程序， bootloader 程序的自举代码存放在位于CE3 空间的FF_8000h 地址处， 然后读取位于CE1 空间地址为200000h 的boot table, 即自举表[8] ; 自举完毕以后， 接着对时钟、EMIF 进行初始化，然后初始化T VP5150 以及AL422B, 通过读状态寄存器判断有无场同步信号V SYNC, 通过向控制寄存器2 写数复位FIFO 的写指针， 结束复位状态， 想控制寄存器1 的ST ART 位写1, 开始采集图像； 当FIFO 满一场图像时， 触发外部中断INT 4, DSP 转去执行中断服务程序， 中断服务程序首先将ST ART 位清零， 然后将FIFO 的读指针复位， 结束复位状态， 开始接收来自FIFO 的数据， DSP 将数据存入SDRAM, 供DSP 的后续处理。

　　4 结束语

　　考虑到应用场合需要低价位， 低功耗的处理芯片， 选用5509A作为本系统的核心芯片； 结合现有的图像处理算法， 设计出了一套低功耗， 低成本的嵌入式图像采集与处理系统。

　摘要： 传统图像采集处理系统多以计算机为平台， 其图像处理速度不高， 且体积庞大、功耗大。为克服这些缺点， 介绍了一种成本低、结构简单、体积小、功耗低的图像采集处理系统。以TI 公司的T MS320VC5509A为核心器件， 采用大容量FIFO 完成视频数据存储， 利用CPLD 完成逻辑控制功能。软件采用C 语言对5509A 进行编程， 完成整个采集过程的系统调度工作及图像处理算法， 增强了易读性和可移植性， 提高了图像处理的速度。

　　0 引 言

　　随着现代电子技术的发展， 图像采集和处理技术在工业、医学、军事等很多领域得到了广泛的应用。DSP（ digital signal processor ） 芯片， 也称数字信号处理器， 有很高的集成度， 是一种特别适合于进行数字信号处理运算的微处理器器件， 它以其独特的哈佛结构和流水线技术以及快速实现各种数字信号处理算法的特点广泛应用于图像处理、语音合成等领域。T I 公司推出的高性能、超低功耗和低价位的定点数字信号处理器TMS320VC5509A, 具有体积小、处理速度快、使用灵活方便等特点。基于DSP 的图像采集处理系统能较好地满足处理数据量大、小型化便携式、高速传输以及大容量存储空间的需求。

　　1TMS320VC5509A 简介

　　作为本系统的核心器件， 5509A 内核工作频率可达到144 MHz（ 6. 94 ns） , 内核供电为1. 6 V。由3 部分组成：中央处理单元（ CPU） 、内部存储器和片内外设。

　　CPU 内部总线由一条读指令数据总线（ 32 位） , 1 条读指令地址总线（ 24 位） , 3 条读数据数据总线（ 16 位） , 3 条读数据地址总线（ 24 位） , 2 条写数据数据总线（ 16 位） , 2 条写数据地址总线（ 24 位） 组成。CPU 提供2 个MAC 单元支持乘加运算， 每个MAC 可以完成一次17 位×17 位的乘法和一次40 位的加法操作， 结果送入累加器。采用2 段分离的流水线： 第一段为指令流水线； 第二段为执行流水线。

　　5509A 内部有一个时钟发生器， 为了减少功耗， 时钟发生器和其他很多模块一样具有空闲（ IDEL） 模式。5509A 支持2类外部存储器接口， 即异步接口和同步接口。

　　2 系统硬件结构及原理

　　硬件系统总体结构框图如图1 所示。本系统主要包括两个子系统： 图像采集系统与图像处理系统。图像采集系统包括CCD 摄像头、视频采集芯片、缓存以及用于逻辑控制与地址译码的CPLD; 图像处理系统则包括DSP、外扩的FLASH 和SDRAM。主要工作流程为： 由CCD 摄像头摄取视频图像， 输出标准PAL 制视频信号； 视频解码器将模拟视频信号转换为标准的数字视频信号并送入缓存， 缓存暂存视频数据； 待图像采集完毕后， DSP 通过外部存储器接口从缓存中读取图像数据并存入帧存储器， 以供后续处理。逻辑控制模块完成各部分之间的接口逻辑匹配和控制逻辑。电源模块为系统各部分提供电源。

图1 硬件电路总体结构