采样时钟抖动对ADC信噪比的影响及抖动时钟电路设计
时钟抖动的产生机制
直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节首先给出时钟抖动的产生机制。时钟抖动是由时钟产生电路(一般是基于低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的，例如热噪声(主要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等，理论分析表明：当所需产生的频率较高时，相位噪声和杂散噪声对时钟抖动的恶化并不明显。
一般来说，VCO输出级放大器的热噪声基底可以看成有限带宽的高斯白噪声，其有效带宽大约为工作频率的两倍。当VCO正确地调谐到需要的输出频率时，噪声基底对抖动的影响可以用下面的公式计算：
式中f0是振荡器的中心频率，f表示相对于中心频率的偏移，L(f)是在频率偏移f处的相位噪声(单位是dBc/Hz)。为了进一步改进系统的性能，人们往往在VCO的输出端使用一个频率响应类似于带通滤波器的功率匹配网络，这对带宽外的噪声有一定的衰减作用。这样，就能够利用从0 Hz到f0区间内的积分估算最差情况下的噪声，该范围以外的噪声被大大削弱，可以忽略，因为从0到f0范围内的噪声基底是平滑的，L(f)可视为常数，于是公式(3)简化为：
故由噪声基底引起的边沿时钟抖动为：
理论上可以认为从锁相环路输出信号的相位噪声特性同VCO特性基本一致，但实际的锁相电路会引入一定的噪声，而VCO输出放大器也会使产生的时钟信号的相位噪声特性变差。所以在进行锁相环电路的设计时，除了选择具有较低相位噪声的VCO外，还应选择具有较低噪声系数的放大器或时钟缓冲器，并尽量将时钟产生电路与其它电路分隔开来。
基于低相位噪声VCO的可变采样时钟
图2给出了一个实用的基于低相位噪声VCO的低抖动可变采样时钟产生电路。
图2中以MC145170作为时钟产生环路的频率合成器，选用Mini-Circuits公司的低相位噪声压控振荡器POS-200作为时钟产生环路的VCO，由于POS-200的输出信号要经过多次分路，所以在其输出信号作第一次分路后，一路反馈送入MC145170作为输入调谐信号，另一路则经低噪声放大器放大后输出，然后再作一次分路，一路作为ADC的采样时钟，另一路则送入DSP作为ADC采样后数字信号的同步时钟。由上面的分析可知，只要设计得当，上述的时钟产生电路输出信号的相位噪声特性将主要取决于POS-200，POS-200在偏离中心频率1MHz处的单边相位噪声为-150dBc/Hz，在估计锁相环电路输出信号的热噪声基底时可以采用该值，当锁相环输出信号频率为81.92MHz时，由公式(5)可以计算出输出时钟信号的抖动为：
如果使用的ADC为AD9245，参照图1可以看出：当ADC前端输入信号频率低于50MHz时，AD9245的信噪比将优于65dB，输入信号频率低于100MHz时，AD9245的信噪比将优于60dB。
基于极低相位噪声温度补偿晶振的非可变采样时钟
在确定采样频率后，如果并不要求时钟产生电路产生的时钟可变的话，就可采用基于温度补偿晶振的时钟产生方法。首先由公式(2)根据所需的ADC信噪比确定最大容许的时钟抖动，然后由公式(5)反推出最大容忍的相位噪声基底，最后给出不同频率偏差点上的相位噪声特性并交由晶振制作工厂定制即可。这是一种最简单的时种产生方法，基本不需要作太多调试，但它只适合固定时钟采样的情况。
在利用上述两种方法产生采样时钟时，一个值得注意的地方就是采样时钟电路应尽可能与存在噪声的数字系统独立开来，在采样时钟的通路中也不应该有逻辑门电路，一般来说，一个逻辑门将会产生几个皮秒甚至十几皮秒的定时抖动。在设计时应该把采样时钟产生电路和系统的数字及模拟部分分离。
结语
本文首先分析了采样时钟抖动对ADC信噪比性能的影响，然后指出产生时种抖动的原因，最后给出了两种实用的采样时钟产生方案：基于低相位噪声VCO的可变采样时钟及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生方法。
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