采用Zynq SoC实现Power-Fingerprinting 网络安全性

因此，分布式计算架构是最理想的选择，因为每个传感器都具备一个计算节点。此外，分布式架构还能在同一单元中将传感器模拟前端和算法处理高度整合在一起，从而降低成本和复杂性。此外，对于大部分安装来说，现有的网络基础设施足以支持目前被认为是超低的数据速率。但是，在采用分布式处理处理的情况下，监控器节点的设计就变得更具挑战性，因为其自身必须满足传感器节点和监控器算法处理的综合要求。

因此监控器节点必须体积小、功耗低、成本低。其必须能够处理和缓冲来自于高速 ADC 的数据，并且还能够满足算法的计算需求。此单元必须足够小才能紧靠目标器件放置，进而不仅能限制线缆长度，而且还可提高传感器的抗扰度。大小和潜在的安装空间限制确定该单元可在无风扇的情况下运行;因而必须设计为低功耗。

由于在需要监控的既定安装中可能有数百个目标器件，因此该单元的成本必须非常低才能保持较低的总体安装成本低廉。很多嵌入式处理器都能够满足上述大部分条件，例如部分基于流行的 ARM® 架构的嵌入式处理器。除了大部分由 ARM 器件实现的低功耗和低成本之外，ARM 产品还拥有更多优势，例如对大型社区的支持、嵌入式操作系统和开发工具的可用性以及针对大部分器件的原生千兆以太网支持。

其中几乎所有器件都欠缺处理原始 ADC 数据的能力(速率高达 8 Gbps)。它们也不具备对该数据进行任何有意义操作的数字信号处理 (DSP) 功能。

充分利用Zynq SoC以实现 FFP Cybersecurity

这些更严格的要求使得Zynq SoC理想适用于该应用。Zynq SoC可在单个全功能器件中将双核 ARM 处理系统与高性能可编程逻辑高度整合在一起。这种组合不但可提供能满足应用的处理需求的异构计算架构，同时还能简化基于 PC 系统的代码移植工作。

Zynq SoC 的处理系统能提供上述嵌入式 ARM 处理器的所有优势，而增加的可编程逻辑也拥有若干优势。它们包含与 ADC 的无缝连接，并且还能够处理 ADC 的全数据速率。此外，Zynq SoC 在可编程逻辑结构中包含几百个 DSP 模块和几万个逻辑模块，能够利用它们对检测和训练算法实现显著加速。Zynq SoC 还可全方位满足针对低功耗、低成本和小尺寸的要求。

通过采用 28 纳米可编程逻辑结构和 ARM 处理系统，器件可实现相对较低的功耗。由于 Zynq SoC 拥有极高的集成度，因而无需采用之前本来所必需的众多支持电路和外设，这不仅能缩小总体系统设计，同时还可降低成本。此外，为了降低风险并加速上市进程，理想的情况是在设计中添加基于 Zynq SoC 的小型模块级系统 (SoM)。

iVeia 公司推出的 Atlas-I-Z7e 理想适用于嵌入式监控器设计，因为其拥有如下优势：极高的性能功耗比(归功于低功耗 Zynq 7020 器件和 LPDDR2 内存);专用的可编程逻辑内存在无需处理器干预的情况下对 ADC 数据进行缓冲;以及能在工业环境中可靠运行。Atlas 高度灵活的无缝接口可简化基础板设计。此外，SoM 开发套件还包含具备参考设计的免版权信号处理 IP 资源库，其不仅能提供监控器应用代码的主要部分，而且还能快速提升设计功能。图 2 描述了的基于 Zynq SoC 的最终监控器设计。

如何执行计算密集型系统功能

一旦选定硬件，现在的重点将转变成为爸代码从基于 PC 的设计移植到基于 Zynq SoC 的嵌入式平台。由于对 PC 的计算负载具有重要意义，因此必须将 Zynq SoC 的可编程逻辑部分必须用于加速代码并且不能仅充当无缝逻辑。一种可能的方法是将 PC 代码移植到 ARM 处理器，对代码进行概要分析以确定计算瓶颈制定计划以将软件分组为要在可编程逻辑中加速的代码(对比于 ARM 处理器上运行的代码)。但是，在侧重加速上市进程的情况下，我们的最初方法是通过将这些具有等效、随时可用的 IP 核(并且已知为计算密集型)功能转移到可编程逻辑中，从而对设计进行分组。接下来，我们重构并移植了 PC 代码，然后对其余代码进行概要分析以确定是否还需要任何其他加速。图 3 对此方案进行了说明。

毋庸置疑，DDC 是可编程逻辑实现方式的理想之选，因为 DDC 内核被纳为 SoM 开发套件的一部分 ，并且 DDC 组的合并计算要求可超过 20 gigaflop。DDC 组是入侵检测算法的一部分，其必须实时运行才能避免错失入侵事件。DDC 组的抽取输出可传递到 ARM 处理器，以便在软件中进一步处理入侵算法。虽然输出速率可达 2 Gbps，但却能被高性能 AXI 端口轻松处理，这些端口可将 Zynq SoC 的可编程逻辑连接到 ARM 内存。

通过使用应用编程接口的通用型 AXI 总线从 ARM 处理器对 DDC 内核进行配置。API 允许在 ARM 上运行的软件动态更改 DDC 参数，以便中心频率、带宽和抽取速率方面的更新可以根据控制算法命令实时进行。

由于通过转移 DDC 负载而显著降低数据速率，因而以 766 MHz 频率运行的两个 ARM 中央处理单元 (CPU) 具有足够的性能来支持后续处理进程。由于该设计在对称多处理 (SMP) 模式中采用 Linux 操作系统，因而能分离两个 ARM CPU 内核之间的处理，一个处理入侵检测，而另一个处理控制算法以及可与中央监控站的通信接口。此外，Linux 还具备稳健可靠的网络支持和安全性，可允许进行远程网络管理(这正是大部分安装所必需的)，同时禁用任何在不久的将来可能会出现漏洞的不必要特性。

控制处理需要原始 ADC 样本的大型相邻模块。一个需注意事项是将原始 ADC 样本通过高性能 AXI 端口从 ADC 接口逻辑直接串流到 ARM 内存。但是，为了保留处理器系统的内存带宽以用于处理算法，我们反而选择了将 ADC 数据缓冲在可编程逻辑专用的物理内存中。这种内存具有确定性的带宽并确保相邻 ADC 样本的大量集合，而不会干扰 ARM CPU 的操作。

可将从专用可编程逻辑内存中收集的数据通过其中一个高性能 AXI 端口传输到 ARM，以保持低延迟并最大限度降低 ARM CPU 的开销。我们使用多端口内存仲裁器提供了一个收集端口和一个检索端口。这种方法可提供在收集样本的同时并发检索样本所需的仲裁，从而进一步减少延迟。

在对新分区的设计进行分析时，控制算法不会足够频繁地运行来充分地保持检测精度。性能瓶颈在很大程度上归因于 16，000 点 FFT 运算。借助赛灵思的 Vivado® Design Suite 提供的 FFT IP 核，FFT 的性能将远远足够，因为其设计为实时运行。但是，对可编程逻辑的其他资源需求将强制设计利用更大的 Zynq 7030 器件。