S3C2440的时钟系统

3、Lock Time之后，MPLL输出正常，CPU工作在新的FCLK下。

现在对FCLK进行总结一下，FCLK，在CPU上电后，晶振开始正常工作，此时FCLK=晶振频率，注意此时不存在MPLL，经过PLL电路后，得到MPLL，UPLL。此时FCLK=MPLL。

总的来说分频比为FCLK：HCLK：PCLK=1:4:8，这个分配标准是由谁定的呢，就是我们的CLKDIVN寄存器，看下datasheet中的介绍大家就清楚了:

S3C2440使用了三个倍频因子MDIV、PDIV和SDIV来设置倍频，通过寄存器MPLLCON&UPLLCON可设置倍频因子。

MPLLCON的输入输出频率间的关系为

FCLK=MPLL=(2*m*Fin)/(p*2^s) ，其中m=(MDIV+8), p=(PDIV+2), s=SDIV。

UPLLCON的输入输出频率间的关系为

UCLK=UPLL=(m * Fin) / (p * 2^s) ，其中m=(MDIV+8), p=(PDIV+2), s=SDIV。

手工计算相对复杂些，我们可以根据欲得到的主频FCLK大小，直接通过查表来获知各倍频因子的设置参数。

对于12MHz的晶振，要想经过PLL电路得到405MHz，查表得应该设置MDIV、PDIV、SDIV分别为0x7f、2、1。

那在哪里设置MDIV、PDIV和SDIV这3个值呢，还是datasheet：

从上图可以看出，我们只需要设置MPLLCON寄存器就可以确定FCLK了，再通过CLKDIVN寄存器我们就可以设置FCLK、HCLK、PCLK三者之间的比例了。

关于时钟设置的还有一个寄存器，就是LOCKTIME，在上面的时序图中可以看到它的身影，datasheet中介绍：

前面说过，MPLL启动后需要等待一段时间(Lock Time)，使得其输出稳定。位[31:16]用于UPLL，位[15:0]用于MPLL。使用确省值0x00ffffff即可。