继续缩小or改变封装 谁是芯片未来的“康庄大道”？

封装策略

　　“随着产品一代代演进，我们的第一代方法逐渐成为常态，”ASE的高级工程总监Ou Li如是说，“随着先进产品的发展，我们可以把所学到的东西用于其他产品，希望利用学习曲线、机器学习及产能，我们能够容纳其余的这些产品。因此，最先进的产品得到了产量和业务规模的支持。对于规模更小、更分散的市场来说，这些情况可能不会出现。但是对于产品需求来说则正好相反，这是因为我们已经从其他产品中认识到了这一点。”

　　尽管如此，市场分化仍然有影响。随着由软件所定义的设计越来越多(而不是利用通用硬件平台将差异化编码到软件中)，每个设计都变得与众不同，并且终端客户的要求也更为严格。

　　“每个不同类别的产品都面临不同的挑战，”李说，“但对于系统级芯片封装SiP来说，我们必须严格满足客户需求。这是所有先进封装的趋势。

　　下一步是开始构建平台，以便更快速地交换系统组件，并利用封装增加所谓的“大规模定制(Mass Customization，MC)”方法。

　　STATS ChipPAC的全球产品营销副总裁Scott Sikorski表示：“真正的机会是将所有功能集成到一个平台上。这将推动下一个阶段的增长。eWLB(嵌入式晶圆级球栅阵列)这种扇出型封装可用于构建那些已经以不同方式构建的芯片。”

　　企业采用这种封装方案的速度还有待观察。在过去的18个月里，人们对于fan-out的需求一直很高，但开发这类设备的能力有限。不过，最近这一情况发生了变化，因为封测代工厂OSAT提升了他们的产能。

　　Sikorski说：“现在更多OSAT企业具有了开发大量设备的能力，不久将有更多设备投入市场。”Sikorski指出，封装作为一个集成平台也开始受到关注。“由于你已经拥有所有的基础模块，因此集成平台是一种非常低成本的方法。最初，我们认为这将是一种PoP(Package on Package)封装形式，在芯片周围存在一个通孔结构。但是当时我们认为，供应链还没有准备好。”

　　学习曲线

　　过去几年的一大进步来自于在各种市场上使用先进封装的经验。

　　“做封装、测试和DFT的人现在成为了摇滚明星，”eSilicon营销副总裁Mike Gianfagna说：“甚至封装的复杂性也在增长。使用2.5D封装技术，必须考虑硅衬底、热量和机械应力以及更多的分析。因此，封装和DFT团队进入开发过程的时间更早一起，DFT甚至可以影响整个时间表。”

　　我们的目标是在设计过程中增加更多的可预测性，而这需要时间。不过，企业高管和分析师认为可预测性正在改善。

　　“这仍然不是常规的，因为任何新技术或技术节点都有学习曲线，”Gianfagna如是说，“几乎在每一块芯片上，我们都在首次尝试某些新技术。但是，在识别问题，了解芯片、内存、高性能I/O和基板之间的相互作用等方面，我们正在争取做得更好。”

　　Cadence的engineering group director Brandon Wang说，所有主要的网络公司现在都在采用2.5D设计。“明年将会推出新产品，”Wang说。“你将在其他芯片封装中看到更多的传感器，特别是MEMS芯片。尽管如此，这些设计的性质是截然不同的。直到最近，许多设计(设计被分割 这种表述合理吗?)都被分割得很细，因此很难为它们创造出一套方法。但设计的方向是确定的，由于传感器价格低廉，因此它们将成为更标准的设计单元。这更像是一种平台化的方法，利用该方法你可以很快地获得所需要的东西。”

　　要实现这一点，需要多个die的协同设计，其中传感器参数与其余电子元件需同时进行调整。

　　“传感器将无处不在，必须对它们进行协同优化，”Wang说，“传感器将变得更加以电气为中心。电子设计师仍然专注于终端设备的产量，而平台将使他们能够专注于电气性能并与传感器平台沟通。每个系统都将拥有传感器，但你可以设计一个针对特定情况进行优化的传感器集线器(sensor hub)。这样，如果你将5个传感器集成为一个传感器集线器，其价格不是单个传感器的5倍，也许只有1.3倍。而且，它是一个标准的传感器或传感器集线器，所以你知道它的工作方式。”

　　对平台上的关注是这一战略的关键。这样可以更容易地将异构性添加到具有更强可预测性结果的设计中。但平台也可以大大降低设计成本，因为它们具有经济上的规模效应，从而更具有竞争力。

　　ARM市场开发高级总监Bill Neifert表示：“客户正在寻求更多来自我们的指导和设计建议。去年我们提出了设计指导，但不仅仅是关于处理器的，还关乎性能和功耗。 我们还有一个预先构建的软件平台来帮助他们克服传统的障碍。”

　　其中一个问题是，不再有一个最优方法来完成某些工作。过去，工艺是由工艺过程的节点来度量的，对异构性的强调大幅度增加了可能的选择数目。并非所有功能都必须集成到单个die中，即使在同一工艺节点上，许多时候从一个代工厂到下一个代工厂，IP都会发生显著变化。

　　“现在我们正在与主要合作伙伴一起参与到设计的各个方面。”Neifert说：“甚至包括早期RTL电路的设计，尽管更典型的情况是，RTL电路设计是在IP级而非子系统级上完成的。现在它包括从安全要求到安保的一切相关环节。我们试图找出其中的薄弱环节，这样，当我们把所有环节集成到一起之后，就没有潜在问题了。”

　　上述情形仅仅是一个开始。EDA设计工具和流程的推出将在这些设备(前面几段没有设备相关的内容，指代不明，译成芯片?半导体设备?)中增加一个全新的控制级别。

　　“你将看到拥有更高精度、更小特征尺寸(的芯片)，并且我们将开始以3D方式进行设计。”Mentor的Felton说：“你将能够为基板‘假设’情况构建蓝图，拥有包含热验证的芯片级模型。”

　　(学习曲线的)目标是对不同的封装方案进行早期分析，这对选择基板、封装类型、IP以及芯片内部和芯片间的互连方式显得尤其重要。

　　“用户类型是各不相同的，” Felton说，“有的IC设计师和架构师提出诸如堆叠die或PoP封装类型，并将它们交给另一个团队进行封装设计。这需要专门的解决方案和流程。 使之从机械实现迁移到EDA设计工具上。”

　　结论

　　摩尔定律历经52年，单个die上的芯片设计和制造已经可以非常容易地预测到了。整个生态系统也都已经到位，它就像一台精密调谐的机器。先进封装需要时间才能达到同等水平的可预测性，但是现在有了足够多的系统解决方案，而且有很多成功的封装案例，先进封装不再是一种巨大的赌博。随着更多工具和可预测性被创造出来，它们的价格也将继续下降，从而进一步支持fan-out和2.5D技术的实现。

　　大多数业内人士认为，少数几家公司将继续在最先进节点上缩减逻辑(尺寸)，但越来越多的公司在将围绕该逻辑的封装中加入更多元素。未来是异构的，最简单的方法将是在一个封装中(而非在单个die上)将这些元素集成起来。