EMCCD图像传感器CCD97时序驱动电路的设计

　　该系统选用的FPGA 芯片为Altera 公司Cyclone系列的FPGAEP1C3T 100, 其有100 个管脚封装， I/ O的电源为3. 3 V , 内核电压为1. 5 V, 有1 个锁相环( PLL) , 2 个专用全局时钟输入管脚CLK0、CLK1, 5 个双重用途时钟管脚DPCLK。EP1C3T100 是SRAM 型的可编程逻辑器件， 本身并不能固化程序，因此需要通过一片FLASH 结构的配置芯片来存储逻辑配置信息。

　　从Altera 公司提供的数据手册， 可知Cy clo ne 系列的FPGA 仅支持EPCS1, EPCS4 以及EPCS16。而选用的EP1C3T 100 中， 其原始二进制文件大小为627 376 b, 使用EPCS1( 1 048 576 b) 的配置芯片。使用EPCS 配置芯片在主动串行模式( A S) 下( MSEL[ 0. . 1] 置地) , 即可实现上电后， 将存储器件中的数据传送到EP1C3T100 中。系统通过ARM 加载驱动程序实现对FPGA 的配置， 驱动FPGA 产生CCD 的工作时序。本系统选用Atmel 公司的AT 91RM9200 的处理器。它是基于ARM920T 内核， 主频为180 MHz, 运行性能可达200 MIPS, 拥有独立的16 KB 指令和数据Cache, 并配备有16 KB 的SRAM 以及128 KB的ROM。

　　EP1C3T 100 芯片内含1 个PLL, 外接40 MHz 有源晶振为PLL 提供时钟。时钟模块通过Quartus 的megafunct ions 下的altpll 配置生成。采用非补偿模式， 输入/ 输出时钟比为5 ：1, 输出的2 路时钟c0, c1 均为200 MHz。其中c0 为clk_gen 模块提供基础时钟。

　　同时c1 产生相位需要调整的RΦ2HV, 用以满足CCD97增益寄存器转移过程中的严格时序要求。

　　在FPGA 时序发生设计中， 依照CCD97工作的流程， 进行逆序设计。从最高频率的像素移位读出时钟到行转移时钟最后到帧转移这样的流程进行设计。框图如图4 所示。

　　图4 驱动时序设计框图

　　2. 2. 1 I Φ, S Φ, RΦ 驱动设计：

　　在设计I Φ, SΦ 以及RΦ驱动电路时， 统一采用Elantec 半导体公司的EL7457。它是高速四通道CMOS 驱动器， 能工作在40 MHz, 并提供2 A 的峰值驱动能力， 以及超低的等效阻抗( 3Ω ) , 它具有3 态输出， 并通过OE 控制， 这对于CCD 的驱动来说， 容易实现灵活的电源管理。为了简化设计， 固定RΦ2HV 的电压幅值为典型值。在组成IΦ和S Φ 的驱动电路时必须考虑CCD97驱动端的等效电容和电阻， 如表2 所示。

　　图5 CCD97 驱动电路结构原理框图