基于FPGA的高速误码仪接收端设计方案的探讨

当今通信领域的发展日新月异，光纤和卫星通信已经成为主要的通信手段，通信容量越来越大，传输速率越来越高，因此，发展能够检测系统高速误码性能的误码仪就显得十分重要。在高速误码仪的设计中，接收端的设计历来是难点，本文将对这个问题进行探讨，提出两种可行的方案。

1 高速误码仪接收端的主要功能和接口

1.1 主要功能

a)接收端能够在fpga(现场可编程门阵列)芯片内部进行已知数据流(速率为3 00mbit?s-1／600 mbit?s-1)的比较以及错误统计；

b)能够将统计结果在计算机中显示；

c)能够在计算机的控制下进行工作。

1.2 接口

a)高速接口。lvds串行输入2路，并行输入8路(与lvds输入共用2路)，usb输出1路。

b)低速接口。lvttl／lvcmos(3.3 v)输入共用一路9针串口，cmos／ttl(5 v)输人共用一路9针串口。

c)时钟接口(采用同轴电缆传输)。2路lvds输入，1路ttl输入。

2 高速误码仪接收端的设计方案

两个方案中fpga以xilinx公司的virtex-ⅱ为例。

2.1 方案1

方案1系统框图如图1所示。

2.1.1 分接系统

分接系统1接收300 mbit?s-1／600mbit?s-1串行数据和时钟，将其分成2路并行数据。分接系统2将已同步的2路并行数据分成16路并行数据。分接系统采用xilinx公司给的参考ipcore。不过，该ipcore是4路串行转8路并行，需要将其转换为1路串行转2路并行和l路串行转8路并行。

2.1.2 同步电路

同步电路如图2所示。同步头为31 bit，其中将16 bit最佳码间隔1 bit插入，同步电路采用滑动同步法，即将分接后的2路并行数据存入2个16 bit的移位寄存器中，分别与预先存入ram中的16 bit同步头进行比较(比较功能由比较器完成，即异或2组数据，结果为全0即为相等，其他则为不等)。

如果一致，在定时信号的控制下，后方保护计数器加1，当计数器的值为3时，视为已经同步，后方保护计数器清零，前方保护计数器开始工作，同步指示灯亮，将数据分接为16路并行数据送到比较器，当比较完1帧后，再与同步头进行比较。如果一致，在定时信号的控制下，前方保护计数器不计数；如果不一致，前方保护计数器加1，如此循环，当前方保护计数器为3时，视为失步，同步指示灯灭，停止比较数据。

如果不一致，则等待下一个时钟上升沿到来，再进行比较。

这样分配同步头是为了将并行检测同步头变为串行检测同步头，在2个16 bit的移位寄存器中，同步头必定在其中一个移位寄存器的16 bit中。因此，只需同时检测这2个移位寄存器的16 bit，即可判断是否是同步头。当在奇数移位寄存器检测到同步头时，从偶数移位寄存器的第16 bit和从奇数移位寄存器的输入(17 bit，见图3)输出；当在偶数移位寄存器检测到同步头时，从奇数移位寄存器的输入(17 bit，见图3)和从偶数移位寄存器的输入(17bit)输出。它们的输出在dcm的控制下分别分接为8路并行数据流，送到比较电路。同步头的比较是将16 bit同步头与待测数据按位异或，结果为全0时认为相等。如图3所示。

2.1.3 比较电路

比较电路如图4所示，用来判断误码数，主要由异或电路、译码器、累加器和锁存器组成。其信号流程为来自同步电路的16路并行数据在使能信号的控制下，与本地存储器sram中的预存数据进行16位异或，将结果送到译码器中译码，这里的译码是计算16 bit数据中1的个数，然后将结果转换为4位二进制数，译码器的输出即为当前的误码数(二进制)，送到累加器进行累加，将结果送到锁存器锁存，在控制信号的控制下将结果送到pc中转换为十进制并显示。

2.2 方案2

方案2系统框图如图5所示。

同步电路如图6所示。同步头采用16 bit最佳码，串行数据接收到后先进入16 bit移位寄存器，并行输出到比较器，与预制同步头进行比较，前方保护计数器和后方保护计数器的流程同方案1，当确认同步后，将串行数据直接送到分接系统。

分接系统和比较电路同方案1。

2.3 2种方案的比较

从上述可以看出2种方案的特点。方案2原理较为简单，在低速误码仪设计中比较常见，但由于本设计中要求的数据率较高，采用的fpga芯片又没有集成串／并转换硬件，因此，直接实现比较困难。目前，市场上已经有集成串／并转换模块的fpga出售，不过价格已经超出了预算。方案1的实现比较复杂，主要目的是先降低串行数据流的速率，再检测同步头，同时，这也增加了逻辑的复杂度，所以不宜将路数分得太多(分2路为宜)。其优点是可以最大限度地应用目前廉价的低速fpga芯片来实现所需的高速误码仪。

3 结束语

基于fpga芯片的高速误码仪设计具有很大的灵活性，可以很容易地进行改进；同时，芯片内部结构和制作工艺的进步会大大降低软件设计的复杂度，也增强了系统的功能。考虑到成本的约束，设计并没有采用更先进的fpga芯片，而是在实现原理上寻求变通，这也是科研中常用的办法。