基于FPGA的LCD大屏幕拼接系统的设计

　　3.2.3 水平与垂直插值单元

　　根据公式(7)和(8)，水平与垂直插值有同样的运算，但是它们是并行执行以提高整体的速度。水平与垂直插值的逻辑结构由图5所示，乘法器与加法器可以有效的完成输入的数据的卷积与拼配相应的4个加权系数来产生插值的电路。

　　水平插值单元 垂直插值单元

　　图5水平与垂直插值单元逻辑框图

　　3.2.4虚拟像素缓存器

　　虚拟像素点是由垂直插值产生并存于虚拟像素缓存器中，在水平插值的过程被调用。一般来说，缩放比例会决定这缓存器输入与输出数据的速率，当放大的时候，每个虚拟像素会被重新用于水平插值以致于垂直插入器数据速率会比水平的要低，相反的，在缩小的时候，虚拟像素由垂直插值过程产生的会比水平插值过程所需求的要多。为了调节不同的数据速率，设计虚拟像素缓存器如图6所示，其中包含1个计数器，8个寄存器和缓存输出控制电路。在插值放大的过程中，缓存器有时会延缓垂直插值，虚拟像素数量比水平插值所需求的确定数量要多的时候，就会停止虚拟像素的产生。计数器则是记录着最新产生的虚拟像素点的列地址并存于reg7.比较器和选择器对比计数器和

　　图6 虚拟像素缓存器

　　4、验证

　　算法的验证是基于Xilinx Virtex-4FPGA开发平台，对视频分割模块及延展式线性插值模块分别进行仿真，验证算法的正确性，再经反复的优化及测试，最后下载到开发板，验证输出的视频显示效果是否能够满足视频放大的应用需求，完成LCD大屏幕拼接系统的设计。