Cadence联合IBM、三星和特许半导体联合推出65纳米参考流程
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Cadence与Common Platform技术合作伙伴紧密合作，开发65纳米流程。它基于Cadence数字IC设计平台，包含Encounter Timing System和CPF，可加快低功耗系统级芯片（SoC）设计的上市时间。
这种RTL-to-GDSII 参考流程建立于Cadence Encounter数字IC设计平台，能够实现更高的生产力，并提高芯片质量（QoS）。该流程强调临界低功耗设计挑战，从芯片打样到功率、时序和面积优化，面向无线、有线和消费应用设备。
该流程为Encounter平台以及Cadence Logic Design Team Solution加入了多种创新技术，包括配备全局合成技术的Cadence Encounter RTL Complier、Cadence SoC Encounter RT
L-to-GDSII系统、Cadence Encounter Test和Cadence Encounter Conformal® Low-Power。其它Cadence组件包括VoltageStorm®功率分析，以及Encounter时序系统，使用有效的电流源模型（ECSM）让设计师缩短低功耗消费应用设备的量产时间。ARM® Metro™ 低功耗产品作为Artisan®实体IP系列的一部分，也被应用到流程开发中。
供货情况
本套面向成品率的65纳米低功耗设计参考流程即日推出，可通过发送邮件至common_platform_65LP@cadence.com索取。 本参考流程工具包包含了一份参考设计、文件和脚本用于运行该参考流程
在线研讨会
2007年6月13日星期三太平洋标准时间下午4点，Cadence、Chartered、IBM和三星将会举办一场免费的在线研讨会，主题是在本参考流程中使用的高级低功耗设计技术。有关此次会议登记的详情，请访问：http://www.cadence.com/webinars/cdn_65nm_lowpower/index.aspx.
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