Mentor Graphics：降低功耗提出IC设计新挑战

　　随着能源问题的日益突出，低功耗IC已经不是便携产品的专利，节能降耗无疑成为整个电子行业的大趋势，因此IC设计必须考虑降低功耗这个大趋势，这无疑对EDA软件提供商提出了新的要求。

　　当然，随着制程工艺的发展，功耗自然会随之降低，但这绝非降低功耗的唯一途径。IC设计工程师越来越希望能通过设计过程继续降低功耗，毕竟当前是一个“Gates are cheap，Power is expensive！”的时代，然而降低功耗却并不是一件容易的事情。

　　首先，降低功耗必须从降低电流或者电压两者入手，而管理静态电流必然涉及到使用双阈值电压门限(VTH)的设计优化方法与电源门控技术。大多数设计会借助于设计优化流程,因为它可以在性能和静态泄漏泄漏功率之间取得折衷，而在软件中则必须体现出对这种方法的支持。当然，技术解决仅仅是其中一部分问题，更重要的是与电源相关的Bug已经成为仅此与逻辑错误之外硅芯片生产拖延的第二大问题，特别是考虑发哦电源对整个系统运行的重要性以及设计完成后进行门控仿真已经太晚又太过昂贵，因此许多电源方面的错误是很难被完全发现的。

　　因此，Mentor针对电源本身的Bug,采用O-In CDC（clock domain crossing）技术验证时钟逻辑，寻找仿真发现不了的Bug，随着经验的积累，Mentor针对静电流Bug采用Questa功率探测仿真技术验证电源门控以及管理系统电源状态，以求在RTL之前发现Bug。

　　“所有调查都指出验证仍是设计周期的主要瓶颈，业界显然必须采用新验证方法，才有可能突破这个瓶颈。”MentorGraphics副总裁暨设计验证与测试部门总经理Robert Hum表示，“随着Questa推出，设计人员将能使用最新的语言标准和方法，不但让他们更快找出更多错误，还会提高验证生产力。”