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PLD产品低功耗化趋势明显

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作者:张洵瑜 时间:2008-01-21 来源:电子产品世界 收藏

作者:Altera亚太区高级产品营销工程师 张洵瑜

  当今客户最关心成本,其实是功耗和性能。因此,降低功耗成为PLD厂家的重要使命和成功的关键因素。在便携式领域,低功耗就更加重要了。CPLD由于成本降低很快,并且功耗大大降低,也可以在手机等便携式产品中发挥其擅长的I/O桥接功能。

  Altera对降低功耗有多种方案,例如采用65nm工艺,2008年将推出45nm产品,通过Quartus II进行功耗管理,结构化ASIC方案——Hardcopy使功耗在原有基础上再降低一半,从而使新的CPLD大大降低静态功耗。基于65nm的Stratix III FPGA和以前的器件相比,功耗降低了50%。与此同时,采用了针对每一个客户设计的可编程功耗技术,用开发软件提供新的功能来优化功耗,使其自动对功耗进行优化。之所以采用这种方法,是因为在某一设计中只有一小部分电路需要很高的工作速率,而大部分电路工作速率较低,功耗不高,对系统性能不会有大的影响。在Stratix III系列中,客户的设计自动确定最佳晶体管速率,大大降低了总功耗。目前,一些FPGA中晶体管数量高达10亿个,对于功耗预算有限的设计人员而言,这种可编程功耗技术非常重要。

  Altera为待机功耗要求极低的智能电话等便携式应用推出了低静态功耗CPLD系列——MAX IIZ,虽然具有FPGA的体系结构,但还有CPLD应该具有的特性,例如瞬时接通、非易失、低成本、单芯片解决方案。



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