基于PCI Express总线的R-D算法实时成像系统设计

　2.3 支持PCI Express总线的接口芯片

　　设计信号处理板卡时，为了简化板卡，提高硬件的灵活性，这里用FPGA来控制整个板卡，包括对DSP的控制、数据交换模块的设计以及接口的实现。事实上，在SAR处理中还经常用FPGA作方位向的预滤波、距离压缩等工作，所以要选用资源丰富的，速度较快的，RAM容量较大的FPGA。Altera公司推出的Stratix II GX系列完全可以胜任上述工作，其内嵌的RAM可以作为本级FIFO使用，使设计更紧凑、灵活，此外还可以对其编程实现PCI Express与局部端的通信。综合考虑，FPGA采用Altera公司的EP2SGX60E芯片。

　　Stratix II GX FPGA收发器工作速率为622 Mb／s～6.375 Gb／s。经过优化，FPGA能提供优异的信号完整性，降低了布板风险。在Stratix II GX器件中，收发器模块含有特定的硬件知识产权(IP)，支持多种主要协议，包括PCI Express等，还可提供低功耗解决方案，特别适合散热困难的背板应用。设计中采用这个芯片，在很大程度上简化了板卡结构，提高了板卡的灵活性。

3实时成像系统方案设计

　　这里所设计的实时雷达成像处理系统由标准机箱、采集／存储板卡以及信号处理板卡组成。标准机箱是板卡的支撑平台并进行图像的显示。采集／存储板卡高度集成，实现雷达回波的实时采样和实时存储。基于4片ADSP-TS201的信号处理板卡是成像处理的核心，4片DSP采用并行、流水的方式以达到实时成像处理的要求。采用PCIExpress总线能够有效地利用PC机资源和应用软件，利于开发图形化操作界面，极大地方便了信号处理系统的调试、状态监控以及图像显示。AD采样的数据一边存入FLASH阵列，一边传给DSP进行实时处理，处理完的结果通过PCI Express总线读入计算机内存并进行显示。信号处理板卡是专门为雷达成像设计的一种通用处理模块。4片DSP峰值并行处理可达到12 GFLOPS的运算(DSP内核工作在500 MHz)。实际中根据算法的复杂度选取信号处理板卡的数量。成像处理系统结构如图3所示，其中MCH模块用来控制板间通信。

　3.1数据的采集与存储

　　采集／存储板卡设计时将采集和存储集成在一块板卡上，可以设计成高速和低速两种采集／存储卡。高速卡适合于对高速的中频采样，如直接对高分辨SAR雷达中频回波采样；低速卡适合于精度要求高、速度要求低一点的场合，如在ISAR的Dechirp后以及普通的SAR基带回波采样。采样后的数据经FPGA控制存人FLASH阵列。板卡上有128 GB容量的FLASH阵列，通过72片FLASH芯片并行操作(其中64片FLASH用来存储数据，8片FLASH用来提供冗余校验，这样即使有几个芯片损坏也可以保证数据的完整性)，可以实现240 MB的稳定连续读写速度，可应用于高速大容量存储的场合。板卡采用标准PCI Express接口，主机可以直接读取采样数据并进行显示。

　3.2信号处理模块

　　信号处理模块是系统的核心，由于成像算法的复杂性，选用AD公司的ADSP-TS201作为主处理器。这是一款极高性能的静态超标量处理器，他将非常宽的存储器宽度和双运算模块组合在一起。TigerSHARC静态超标量结构使DSP每周期执行多达4条指令、24个16位定点运算和6个浮点运算。运行在500 MHz时，TS201可提供48亿次40位的MAC运算或者12亿次的80位MAC运算。TS201的链路口时钟和数据线采用低压差分信号，可以达到很高的速度，单个链路口全双工工作的速度可以达到1 GB／s。TS201有丰富的内部存储资源，能提供33.6GB／s的内存带宽，特别适合并行组成高速并行处理器。从多片互连来看，他除了有完善的总线仲裁机制外还有4个高速链路口，可以以各种拓扑结构互连DSP，满足大运算量的要求。

　　根据R-D算法既是并行的又是流水的特点，这里设计了分布式的并行系统。板卡拥有4片TS201，1 GB的存储空间。4个DSP采用分离总线的形式与一片FPGA相连，每个DSP都有独立的256 MB、64位宽度的SDRAM，4个DSP可以同时访问自己的SDRAM。系统采用标准的PCI Express总线。板卡上的FPGA负责整个板子的控制和接口工作。内核工作在500 MHz时，板卡的峰值运算能力达到每秒120亿次浮点运算。图4为信号处理板卡的框图。

　　4个DSP分布式互连，可以通过链路口进行数据交换，也可以通过FPGA进行数据传输。链路口是全双工的，可以稳定工作在500 MHz的时钟频率下。每个DSP的64位数据总线连到FPGA，在FPGA中设计了交换电路，任意两个DSP之间的数据交换速度为800 MB／s。DSP之间的链路口两两互连。

　　另外我们也设计了共享存储空间的信号处理板卡，存储器采用DDR2 SDRAM，由FPGA控制，容量为2 GB，时钟266 MHz，由于采用双倍数据率，单个数据线传输速率最高可达533 Mb／s，64位数据线的传输率最高4 200 MB／s。各个DSP总线都连接到FPGA上，DSP的外部时钟为100 MHz，64位总线的数据传输率可达800 MB／s，4个DSP同时访问时速度为3 200 MB／s。DSP通过FPGA来访问存储空间，当多个DSP同时访问时，在FPGA内部控制访问顺序。4个DSP的链路口仍是两两互连，结构如图5所示。

　　我们根据R-D算法的特点利用多处理器并行结构设计了体积小、功耗低、效率高的信号处理机。采用子孔径方法进行距离向处理，在第一个子孔径完成距离向处理后就可以开始数据转置，所以距离向处理可以按子孔径来进行流水处理，数据转置可以与之同时进行。为了实现整体的流水作业，距离向处理和方位向处理应该在不同的运算模块中进行，这样在对前幅图像进行方位向处理时，可以对下幅图像进行距离压缩和数据转置。

　　由于方位向处理时会涉及到数据的重复利用，而且方位向的参数估计比距离向的参数估计复杂，所以方位向处理板卡数目多于距离向处理板。在这里我们用三个信号处理板卡按照流水方式实现R-D算法，第一个板卡处理距离向数据，另外两个板卡进行方位向处理。采集存储板卡通过PCI Express接口将采集到的数据按方位的先后传输给第一个信号处理板进行距离向处理，这时在板卡内部数据以回波到达顺序分别进入不同的DSP，4个DSP同时接收数据并发进行处理，处理完的数据按照方位向存储到各自的SDRAM，另外两个板卡通过PCI Express接口接收距离向处理后的数据并发进行方位向处理，与此同时，第一个板卡进行下一幅图像的距离向处理。每个板卡上DSP之间的数据传输通过链路口进行，由于进行数据处理时往往需要一部分样本，链路口完全能够胜任这个量级的数据通信。所有的数据均通过PCI Express总线由MCH控制传输方向和进行数据交换，结构如图6所示。

5 结语

　　本文针对R-D SAR成像算法的特点设计了一种基于PCI Express总线的实时成像系统，该系统采用PCI Express串行总线体系结构，提高了系统的总线带宽和总线接口的可伸缩能力，实现了数据采集和大容量实时存储，并且具有极强的运算能力和良好的通信能力，特别适合于复杂的实时成像雷达信号处理。未来的雷达成像将进行更复杂的处理，对实时处理机的要求更高，另外弹载、星载实时成像技术的发展对成像处理机的适用环境、可靠性和稳定性提出了更高的要求，这些都需要不断地研究与改进。