基于FPGA的ARINC429总线接口卡设计

always @(busy，clk_tx，serial_data)

begin

if (busy)

begin

TTL1<=serial_data&clk_tx;

TTL0<=~serial_data&clk_tx;

end

else begin

TTL1<=0;

TTL0<=0;

end

end

endmodule

　　发送控制逻辑用于协调缓存和信号发生器之间的数据传递。在缓存非空、busy无效（信号发生器状态机处于TRANS状态下busy有效）的条件下，一旦允许转换信号entx有效，便开启缓存的读使能rden，并产生转换数据的装载信号load，以完成缓存数据的自动转换和发送。

接收器

　　双极性的ARINC429 信号通过解调电路转换为两路TTL 信号，TTL1和TTL0。后经接收器转换成32位并行数据供主机读取。接收器结构如图5所示。为使数据接收具有一定的抗干扰能力，本设计采用一个16倍于码速率的高速时钟对数据进行检测。同步字头检测模块对高速时钟进行计数，当计数值计满64（对应4位字间隔），即产生一个位接收允许信号rec_en，该信号启动位检测模块。位检测模块对TTL0和TTL1信号进行监控，一旦两路串行数据中任一路为高，则标志有效数据开始发送。位检测模块对每一位数据进行三次检测，在码元的前半周期检测两次，后半周期检测一次，只有这三次检测都符合429信号标准才能被视为有效数据，否则报错并自动丢弃。字检测模块将正确检出的位转换为并行数据并做奇偶校验和SDI校验，校验正确后数据被锁存，并产生接收完成信号rec_done向主机发出中断请求。

时钟发生器

　　时钟发生器对外部晶振（本设计采用的是12.8MHz的时钟频率）分频产生100kHz和12.5kHz高低速率两个发送时钟，以及16倍于发送时钟频率的接收时钟，高低速率可通过控制寄存器中相应位来选择。在本设计中遵循同步设计原则，不是将分频时钟直接当时钟用，而是采用了时钟使能的方法，将分频时钟作为触发器的使能控制。本设计的关键部分都采用了状态机的方式，将分频时钟用做状态机状态间相互转换的先决条件，从而实现了在整个设计中只有一个全局时钟，避免了时钟“满天飞”的问题。

USB总线接口通信模块

USB接口控制逻辑完成以下任务：通过对USB协议处理芯片本地端的地址译码完成429总线接口的各种操作，如配置控制寄存器、写数据发送缓存以及读接收数据等。当主机要发送数据时，接口通信模块将收到的8位数据按照429数字字的编码格式组装成32位数据，并产生控制信号。将组装好的32位数据写入发送器的缓存中，之后根据总线译码，产生自动发送控制信号，通知发送器进行自动转换和发送。同样地，当接收完一个32位数据时，将这个32位数拆分成4个8位寄存器供主机读取，它们中的一个对应标志位(LABEL)，另外有两个对应数据区(DATA)，最后一个包含了数据字中剩余部分的信息。

仿真与验证

　　本设计采用ModelSim SE 6.1b，对经过quartus6.0综合布局布线后的设计进行时序仿真验证。图6和图7分别为发送模块和接收模块在ModelSim中的时序仿真图。

　　图6中data为要发送的并行32位ARINC429数据0x5a5a5a5a，mclk为全局时钟信号，clk_tx和clk_tx_en分别是发送时钟(占空比为50％)和同频的发送时钟使能信号，aout、bout即上文中发送器的输出TTL1、TTL0，busy表示正在进行转换。图7中mclk为全局时钟信号，ckl_rx_en是接收时钟使能信号，_429ain、_429bin为接收器的输入TTL1、TTL0，dout为收到的ARINC429数据0x75555555，以并行32位数据格式存入寄存器中，rec_done为接收完一个429数据发出的中断信号。由时序仿真结果可以看出，FPGA可以正确实现ARINC429数据的发送和接收。

　　在后期板级调试中，将自制板卡与现在市场上出售的429总线接口卡进行对接通信的方法来验证，证明了本设计的FPGA协议处理和驱动电路工作无误，可以正确进行429数据的收发，完成429总线的数据通讯。

结束语

　　本设计采用了ALTERA公司的FPGA芯片EP2C5Q208和CYPRESS公司的USB协议处理芯片CY7C68013以及外围的调制解调电路，实现了4路收发的429总线数据传输接口，并完成了与上位计算机的通信。该系统大部分功能都是在同一FPGA芯片内部实现的，发挥了FPGA的优势，提高了系统的稳定性、集成度，并增强了抗干扰能力。利用FPGA的可重配置性，可以实现更多路ARINC429信号的接收与发送，可以大大降低重量、体积及成本，这在机载航空总线数据处理中具有较大的实用价值。