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32纳米制程
贡献者：angelazhang浏览：654次 创建时间：2015-05-24
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32纳米制程
32纳米制程技术是基于45纳米技术的改良版本。它采用了第四代应变硅技术，针对漏电电流做出了优化，它的基础是第二代高k+金属栅极晶体管。
目录
1技术原理详解
2测试芯片证明
3产品
1技术原理详解
32纳米制程技术是基于45纳米技术的改良版本，总体归纳起来组要有以下三点。
1．32纳米制程技术的基础是第二代高k+金属栅极晶体管
英特尔对第一代高k+金属栅极晶体管进行了众多改进。在45纳米制程中，高k电介质的等效氧化层厚度为1.0纳米。而在32纳米制程中，由于在关键层上首次使用沉浸式光刻技术，所以此氧化层的厚度仅为0.9纳米，而栅极长度则缩短为30纳米。晶体管的栅极间距每两年缩小0.7倍——32纳米制程采用了业内最紧凑的栅极间距(第一代32nm技术将使112.5nm栅极间距)。32纳米制程采用了与英特尔45纳米制程一样的置换金属栅极工艺流程，这样有利于英特尔充分利用现有的成功工艺。这些改进对于缩小集成电路(IC)尺寸、提高晶体管的性能至关重要。
采用高k+金属栅极晶体管的32纳米制程技术可以帮助设计人员同时优化电路的尺寸和性能。由于氧化层厚度减小，栅极长度缩短，晶体管的性能可以提高22%以上。这些晶体管的驱动电流和栅极长度创造了业内最佳纪录。
英特尔的第一颗32纳米SRAM芯片在2007年9月就已经完成，晶体管数量超过19亿个，单元面积0.171平方微米，容量291Mb，运行速度4GHz，相对比而言，45nm时代处理器的单元面积是0.346平方微米(AMD的是0.370平方微米)。
2．32纳米技术针对漏电电流做出了优化
与45纳米制程相比，NMOS晶体管的漏电量减少5倍多，PMOS晶体管的漏电量则减少10倍以上。换句话讲，根据NMOS、PMOS晶体管泄漏电流和驱动电流的对比，32nm的能效相比45nm会有明显提高──要么能在同样的漏电率下提高晶体管速度(14-22%)，要么能在同样的速度下降低漏电率(5-10倍)。因此由于上述改进，电路的尺寸和性能均可得到显著优化。
3．32纳米采用了第四代应变硅技术
可将晶体管体积缩小大约30%，从而有利于提高晶体管的性能，同时也使得英特尔可以争取更多的时间和机会进行更多技术创新。
2测试芯片证明
2007年9月首次亮相的32纳米SRAM测试芯片不仅证明了32纳米制程的正确性，而且证明了摩尔定律的正确性。利用32纳米技术，英特尔能够将SRAM存储单元的尺寸从45纳米制程技术下的0.346平方微米缩小到的0.171平方微米。
回顾之前采用的制程技术，英特尔延续了每两年将晶体管尺寸（例如，使晶体管密度翻倍的能力）缩小50%的发展趋势。该测试芯片的尺寸和复杂程度也证明了这种制程技术的正确性。该测试芯片集成度高（超过19亿个晶体管）、密度大（291Mbit）、速度快（4GHz运行），而且，作为一款出色的工具(测试芯片)，它证实了提高产量的可行性、性能、可靠性，从而为生产32纳米处理器产品做好充分准备。
3产品
基于已为全球用户高度认可的英特尔全新酷睿? 微体系架构、业界领先的32纳米制程工艺以及创新的智能计算理念，英特尔公司新一代智能服务器处理器——英特尔? 至强处理器5600系列（研发代号为Westmere-EP）于2010年3月17日正式上市。该系列处理器主要用于双路服务器和工作站系统，可为分布于不同行业和专注于不同应用领域的用户带来更加出色的计算性能及能效，尤其适用于大规模数据中心、高性能计算、云计算和其他数据密集型应用环境，可在这些环境中帮助用户提高工作效率，同时解决他们在服务器部署、应用及维护中面临的问题和挑战。
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