基于FPGA的嵌入式Linux软硬件设计

　　在进行电路设计时，是以FPGA为核心，向外扩展各种设备，因此特别注意了FPGA各个引脚的连接。由于DDR和PHY芯片都需要提供+2.5V电压，因此和DDR、PHY芯片连接引脚所在的BANK需要提供+2.5V电压参考，并且不能接以LVTTL或LVCMOS为电压参考的引脚。重要快速的时钟信号必须接到全局时钟引脚上。由于FPGA需要通过外部FLASH启动操作系统，需要并行配置，以减少加载时间，配置电路如图2所示。在DDR布线时，数据和地址线需要走等长线，数据线之间不能相差10Mil,地址线要控制在20Mil以内，时钟也需要走差分等长线，长度应大于地址线，DDR各个信号还需要47Ω的并行端接，改善信号质量。千兆 PHY 输出MDI信号也需要在顶层做差分等长，不然在进行1000M数据传输时很可能不稳定。DDR和PHY需要完整的电源回路做参考，电源层划分时也要特别注意，其他电路做常规处理就可以了。

　　EDK和ISE软件设计

　　首先需要调用Xilinx提供的 EDK软件，对各个模块加入必要的IPCORE，以便操作系统能正常调用这些器件的驱动操作他们。本设计采用的是EDK10.1.2版本，PPC方面选用ppc405内核，频率设定在300MHz，同时需要添加中断输入引脚，以便响应以太网、串口等外部中断，其他使用默认设置。DDR控制器采用EDK提供的Multi-Port-Memory Controller模块，需要设置DDR芯片厂商、大小和数据位数等，特别指出的是，要设置独立的两条PLB总线和PPC连接，作为PPC的指令和数据总线。MAC单元需要加入XPS_LL_TEMAC模块来控制，本设计需要设置PHY 类型为GMII(千兆以太网)，同时要指定物理地址和收发FIFO大小。FLASH单元需要加入xps_mch_emc模块，同时设置FLASH类型和读写时间。为了方便调试，还需要加入串口控制台模块，本设计使用的是UartLite模块，设置需要的波特率和校验类型。特别注意的是，系统还需要时钟管理模块(DCM)，提供各个模块需要的不同时钟，还要设置一段FPGA内部RAM区域，放置PPC的.boot文件。外部这些模块都通过PLB总线和PPC通信，需要统一编址，一般把DDR 内存空间地址分配到0x0开始，整个系统的构建如图3所示。

　　本设计，除了在 EDK中搭建了操作系统必须的各种模块后，还需要在ISE中编写各个时序电路程序，因此把 EDK中编写好的工程作为一个模块，加入到ISE中，然后统一编译，这样生成了我们需要的完整功能的程序。特别指出的是，PPC405数据地址采用的是大端模式，接入到ISE中时，需要把数据颠倒位置，如DATA[0：31]变为DATA[31:0]，才能正常读写。