Xilinx UltraScale 架构—业界首款ASIC级All Programmable架构

　　系统设计人员将这些系统级功能进行多种组合，以解决各种问题。下面的宽数据路径方框图可以很好地说明这一问题。　　

　　图中，高速数据流(Tbps级的汇聚速率)从左侧进入再从右侧流出。可通过运行速度为数Gbps的高速SerDes收发器进行I/O传输。一旦以数Gbps速度传输的串行数据流进入芯片，就必须扇出，以便与片上资源的数据流、路由和处理能力相匹配。新一代系统要求使用极高的数据速率，因此时钟歪斜、大量总线布置以及系统功耗管理方面的挑战会达到令人生畏的程度。

UltraScale架构提供类似ASIC时钟功能

　　多亏UltraScale架构提供类似ASIC的多区域时钟功能，使得设计人员现在可以将系统级时钟放在整个晶片的任何最佳位置上，从而使系统级时钟歪斜降低多达50%。将时钟驱动的节点放在功能模块的几何中心并且平衡不同叶节点时钟单元(leaf clock cell)的时钟歪斜，这样可以打破阻碍实现多Gb系统级性能的一个最大瓶颈。UltraScale架构的类似ASIC时钟功能消除了时钟放置方面的一切限制并且能够在系统设计中实现大量独立的高性能低歪斜时钟资源，而这正是新一代设计的关键要求之一。这是与前几代可编程逻辑器件所采用的时钟方案的最大不同之处，而且实现了重大改进。

新一代路由：从容应对海量数据流挑战

　　UltraScale架构的新一代互连功能与Vivado软件工具进行了协同优化，在可编程逻辑布线方面取得了真正的突破。赛灵思将精力重点放在了解和满足新一代应用对于海量数据流、多Gb智能包处理、多Tb吞吐量以及低时延方面的要求。通过分析我们得出一个结论，那就是在这些数据速率下，互连问题已成为影响系统性能的头号瓶颈。

　　我们来做个类比。位于市中心的一个繁忙十字路口，交通流量的方向是从北到南，从南到北，从东到西，从西到东，有些车辆正试图掉头，所有交通车辆试图同时移动。这样通常就会造成大堵车。现在考虑一下将这一十字路口精心设计为现代化高速公路或主干道，情况又会如何。道路设计人员设计出了专用坡道(快行道)，用以将交通流量从主要高速路口的一端顺畅地疏导至另一端。交通流量可以从高速路的一端全速移动到另一端，不存在堵车现象。下面的两幅图说明了这一观点：　　

赛灵思为UltraScale架构加入了类似的快速通道。这些新增的快速通道可供附近的逻辑单元之间传输数据，尽管这些单元并不一定相邻，但它们仍通过特定的设计实现了逻辑上的连接。这样，UltraScale架构所能管理的数据量就会呈指数级上升，如下图所示。