基于FPGA处理器的数字光端机系统简介

接收端A/D转换电路主要完成对数字化后的视频信号的模拟变换，还原出标准的视频信号。此处选用的DAC为ADI公司的高速AD9708。

AD9708采用+3V或+5V单电源供电，两路电流输出，转换速率高达125MHz，建立时间不大于35ns，转换精度为1/4 LSB。在+5V电源供电的情况下，其功耗为175mW；在+3V电源供电的情况下，其功耗为45mW。

为了特殊的需要，AD9708还兼容8位、10位和12位并行数据输入。当AD9708被设置成8位数据输入时，只要把管脚1设为最高输入有效数据位（MSB），管脚8设为最低输入有效数据位（LSB）即可。引脚1（DB13）：最高输入有效数据位；引脚2～13（DB12～DB1）：数据输入端；引脚14（DB0）：最低输入有效。

4 并串/串并模块

低压差分信号是由ANSI/TIA/EIA-644-1995定义的用于高速数据传输的物理层接口标准（LVDS）。它具有超高速(速率可达1.4Gb/s)、超低功耗和低电磁辐射等特性，因而是在铜介质上实现千兆位速率通信的优选方案。而总线形低压差分信号LVDS是LVDS技术在多点通信领域的扩展，它要求有更大的驱动电流(10mA)和更好的阻抗匹配设计。

SN65LV1023和SN65LV1224是TI公司推出的10位总线型低压差分信号的应用芯片组。其中SN65LV1023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器；而SN65LV1224则是接收该差分数据流并将它们转换为并行数据的解串器，它同时又可以重建并行时钟。采用该器件组进行数据串化时采用的是内嵌时钟，这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。此处的硬件电路设计如图4所示。




图4 并串转化硬件示意图

系统软件设计

系统软件主要是对系统控制核心的FPGA的编程。整个程序基于模块化、结构化的软件开发思想编写。所用的开发工具是Altera公司出品的FPGA集成开发环境QuartusII，开发语言采用当今比较流行的大规模集成电路Verilog开发语言。

系统软件功能实现了A/D控制模块、语音编码控制模块、并串转换控制模块、串并转换控制模块、D/A控制模块、语音解码控制模块和反向数据的收发控制模块。

1 A/D控制模块

A/D控制模块以FPGA为主控核心，为AD9280提供采样时钟；同时采集AD9280A/D转换后的数字量。

FPGA系统时钟频率为32MHz，对于AD9280的采样时钟为16MHz，对系统时钟进行二分频后提供给AD9280。同时，在分频后的输出时钟的上升沿对A/D转换的结果进行读取，读取的结果存入FPGA中进行下一步应用。程序如下所示。

module AdControl(clk_in,reset,ad_data,clk_out,data_reg);

input clk_in,reset;

input [0:7]ad_data;

output clk_out;

output [0:7]data_reg;

reg [0:7]data_reg;

reg clk_out;

always@(posedgeclk_in)

begin

if(reset)

clk_out＜=0;

else

clk_out＜=clk_out;

end

always@(posedgeclk_out)

begin

data_reg＜=ad_data;

end

endmodule

其中，clk_in为FPGA系统输入时钟；clk_out为分频后提供给ADC的采样时钟；reset为复位端，高电平复位；ad_data是A/D转换后得到的数字量；data_reg

用来存储A/D转换后的数字量。