采用FPGA与SRAM的大容量数据存储的设计

作者：时间：2012-07-12 来源：网络收藏

3.2 引脚功能

本文引用地址：//m.amcfsurvey.com/article/148770.htm

　　(1)A0～A17：18位的地址输入线;

　　(2)IO0～IO15：16位的三态数据输入输出线;

　　(3)写控制线;

　　(4)片选信号;

　　(5)输出使能信号;

　　(6)低字节、高字节使能信号;

　　(3)～(6)的控制线均为低电平有效。

　　3.3 控制逻辑电路设计

　　如图三所示，控制逻辑由FPGA来实现。主要包括读地址产生器、写地址产生器、读写时钟信号产生器及读写控制等几部分。下面分别加以讲述。

　　(1)写地址产生器：由于设计时采用256K×16的SRAM，故有18位地址，写地址产生器用18位计数器实现。靠外部时钟驱动，每进行一次写操作后,读写控制单元产生计数脉冲，使其增1，直到18位计数器计满再循环写入地址为0的空间。

　　(2)读地址产生器同上，也采用18位计数器实现，根据系统要求，每隔一定的采样周期将读地址指针偏移一定偏移量，并从该位置读取数据。

　　(3)读写地址选择器由于读写地址复用管脚，因此在读写操作时，必须选通相应的地址。这就需要由FPGA控制芯片上的等控制信号来对SRAM进行读写的操作。

　　(4)此外，由于读写之间的切换，数据线上的数据在切换瞬间如不加处理会出现混乱现象。因此，为避免读、写操作发生冲突，数据线呈三种状态，读数据、写数据及高阻态。在从写到读的过程中需给数据线上送高阻态。

　　(5)当需要对SRAM进行写操作时，由FPGA控制产生写地址选通信号，该选通信号为一单脉冲形式，如图四中该脉冲下降沿触发SRAM，告知开始对RAM进行写操作，使FPGA输出写地址，同时给数据线上送数据。在写操作期间，片选信号始终保持低电平，而写地址选通信号上升沿到来时使写地址计数器增1。以此类推，通过写地址选通信号高低电平变化完成对数据依次写入。需要注意的是，地址线和数据线在为高时可同时赋新值，但只有在变低后赋予数据线上的新值才有效。