基于CPLD/FPGA的VHDL电路优化设计

1.2防止不必要锁存器的产生

在VHDL设计中，使用语句不当也是导致电路复杂化的原因之一，这使得综合后的电路当中存在很多不必要的锁存器，降低电路的工作速度。因此，在设计一个逻辑电路时，设计人员应该避免由于VHDL使用习惯的问题，无意识地在电路中添加不必要的锁存器。由于IF或者CASE语句较容易引入锁存器，所以当语句的判断条件不能覆盖所有可能的输入值的时候，逻辑反馈就容易形成一个锁存器。当然，随着高级编译软件的出现，如QuartusⅡ7.2，这样的问题通过编译软件已经得到很好的解决。对一个设计人员而言，有意识地防止不必要锁存器的产生可以加快编译速度。

在超声探伤数据采集卡VHDL程序设计当中，涉及10 MHz系统时钟clk的同步D触发器的设计，即每当clk时钟信号的上升沿到来时，将输入信号in的值赋给输出信号out，代码如下所示。

通过对比，程序四比程序三只多了一条空语句，但这样做可有效防止综合器生成不必要锁存器，并提高电路的工作速度。

1.3 使用状态机简化电路描述

由于状态机的结构模式简单，有相对固定的设计模板，特别是VHDL支持定义符号化枚举类型状态，这就为VHDL综合器充分发挥其强大的优化功能提供了有利条件。因此采用状态机比较容易地设计出高性能的时序逻辑模块，在超声探伤数据采集卡的CPLD程序设计中，使用有限元状态机(FSM)设计CY7CA225 1K×16 b FIFO芯片的读写控制模块，并且达到很好的效果，逻辑转换图如图1所示。实践证明，实现相同的逻辑功能，使用状态机设计能使设计的电路得到更好的优化。



1.4 资源共享

资源共享的思想是通过使用数据缓冲器或多路选择器等方法来共享数据通道中占用资源较多的模块，如算法单元。通过共享电路单元模块可有效提高芯片内部资源的利用率，达到优化电路的目的。

1.5利用E2PROM芯片节省片内资源

在用VHDL进行项目开发的过程中，经常需要存储一些配置参数值。理论上讲，每存储一个字节的配置参数需要使用8个CPLD宏单元，因此在CPLD内部存储这些参数并不是好的方案，除非使用的CPLD芯片已集成了E2PROM存储单元。例如，在设计超声探伤系统的数据采集卡的过程中，每个通道的采样数都需要保存在CPLD里面。由于项目初期芯片选型不当，选择一款EPM7192S160-15，该款芯片内部只有192个宏单元，因此考虑把参数存储在外扩的E2PROM芯片24WC02中。经实验证明，在CPLD内部实现一个I2C控制器仅需要43个宏单元。由此可见，当初始化参数大于5个的时候，通过外扩E2PROM芯片来存储配置参数是可行的，只需在CPLD／FPGA芯片内实现I2C控制器即可方便地读写E2PROM存储芯片。

2 结语

使用VHDL进行CPLD／FPGA电路设计时，要根据实际项目的具体情况，合理地划分项目功能，并用VHDL实现相应的功能模块。用模块来构建系统，可有效地优化模块间的结构和减少系统的冗余度，并在模块设计过程中始终贯彻以上的优化设计原则，借助于强大的综合开发软件进行优化，才能达到最优化电路的目的。

本文引用地址：//m.amcfsurvey.com/article/149827.htm

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