FIR并行滤波器设计

3FIR滤波器的FPGA实现
按照第2节所描述的第三种优化方法实现常数乘法器，乘法器输出以后按照图4所示的滤波器结构，通过流水线技术的加法器可以实现高效的滤波器。值得注意的是：在乘法器输出的时候需要对输出的数据进行一位扩展，可以避免加法器的溢出问题。
为了有效地利用资源，先通过多路复用器将输入的序列复选出来，这样所有常数乘法器可以共用一个多路复用器，然后通过ROM查表方法实现常数乘法器。优化后的原理结构如5所示。

4FIR滤波器的电路设计与仿真结果
在数字滤波器设计时，首先根据滤波器的频率特性，选定滤波器的长度和每一节的系数。就目前的设计手段而言，对节数和系数的计算可以采用等波动REMEZ逼近算法编程计算。但是，目前最好的方法还是使用使用的EDA软件来完成。在选择了设计方法和设计要求后，计算出各节系数，并以图形的直观形式显示幅频、相频、冲激响应和零极点图。
图6是一个采用等波动设计方法生成的均方根升余弦（RRC）FIR滤波器的频域特性。其中，滚降系数为0.35，输入数据率是2.048MHz。
由于在数字滤波器中，各节系数字长有限，所以还要对计算出来的实系数进行量化处理，即浮点数向定点数转换。系数量化后的频域特性如图7所示，量化字长为12。

比较图6与图7，不难看出，系数在量化前后的频域特性是不同的，量化带来了频域特性的恶化。在验证了量化后的频域特性满足设计要求和系数的有效性之后，就可以进行FPGA电路的设计。
笔者采用流水线技术，根据得到的滤波器系数用VHDL语言编写了滤波器程序。为了充分利用FPGA中四输入查找表的电路结构，一般采用每8节为滤波器的一个基本单元。设计中通过采用流水线技术提高速度，对于更多阶数滤波器的设计，可以采用扩展的方法来实现。仿真结果如图8所示。

本文介绍了并行高效数字滤波器的设计方法，给出了电路的仿真结果。利用VHDL语言，采用可重复配置的FPGA，降低了设计成本，提高了系统的适用性。由于FIR滤波器的系数是常数，可以保存在ROM中，在运算的通过查找表的方法可很快得到乘法输出，减少了使用的资源和布线延时，节省了运算时间。