在嵌入式设计中降低CPLD的功耗

图4：Power Guard电路。

　　根据实际的应用使用Lattice的Power Guard或其他方法来禁用时钟至选定的CPLD的输入引脚，这样可以大大降低动态功耗。尤其是如果逻辑信号的时钟频率超过30兆赫时，这些方法特别有用。图5说明了可以用选择逻辑时钟技术实现潜在的节省功耗的方法。

图5：Power Guard 节省的功耗。

动态功耗管理

设计人员需要关注两种类型的动态功耗。运行功耗预算的第一部分是CPLD需要实际工作时的那部分。管理策略的其他部分涉及关掉输入至此刻不需要的CPLD的部分，阻止它们切换，或在可能的情况下将它们全部关闭。

　　精密的电源管理

　　虽然CPLD逻辑的许多部分很可能被连续使用，在有意义的时间段内不能禁用，因此使用低电源电压仍然可以节省功耗。由于功耗是电压平方的函数，用1%的精确开关稳压器，可让设计运行于CPLD工作范围的下限，您可以节省相当多的功耗。例如，如果一个标称值为1.8V的CPLD工作在1.65V，它大约少消耗30%的功耗，这还不包括在较低Vcc的情况下泄漏电流的减少。

　　选择逻辑门

　　如同大多数的CPLD，ispMACH 4000ZE具有一个功能(莱迪思称为“Power Guard” 功耗卫士)，当它们不需要相关的逻辑时，可禁用单独的输入。主机处理器、其他的外部逻辑，或CPLD的其他部分可以使用器件的块输入使能线，以保持CPLD的逻辑选定的块被时钟控制(图4)。例如，如果CPLD的某个部分被用作解码器电路，只有该功能正在使用时，主处理器可以使它能工作，使之能够在其余的时间保持休眠状态。

图4：Power Guard电路。

　　根据实际的应用使用Lattice的Power Guard或其他方法来禁用时钟至选定的CPLD的输入引脚，这样可以大大降低动态功耗。尤其是如果逻辑信号的时钟频率超过30兆赫时，这些方法特别有用。图5说明了可以用选择逻辑时钟技术实现潜在的节省功耗的方法。

图5：Power Guard 节省的功耗。