基于0.13微米CMOS工艺下平台式FPGA中可重构RAM模块的一种设计方法
存储器模块的存储单元阵列采用的是256x64的结构，即每列为256个存储单元，每行为64个存储单元。读操作过程中，由于我们能够实现的最大位宽的存储器结构为512x32，所以在预充电电路与灵敏放大器之间我们加入了一个2选1的选择器，这样进入灵敏放大器的位线有32对，32个灵敏放大器是必需的。 32位数据从灵敏放大器输出后就进入输出列选择器，如图5(a)所示，我们用到了五个二选一的选择器，各由一位地址选择，同时其工作状态由配置信息控制，各选择器的输出按照配置信息或者提供相应结构的数据或者被置为高阻态。被选出的数据经过输出总线选择开关矩阵，最后到达数据总线。在写操作过程中，数据总线上的输入数据首先进入输入总线选择开关矩阵（与输出总线选择开关矩阵相似），然后进入输入列选择器（与输出列选择器相似,图5(b)所示），输入列选择器的输出经过缓冲器后(图3.a中DW, DWN)被直接写入选中的存储单元。本文引用地址：//m.amcfsurvey.com/article/152168.htm
图 3. 位线结 (a) 读列选择器 (b) 写列选择器 图4 .读/写列选择器
2.4 存储器模块的体系结构
图5给出了存储器模块的总体结构[3]。每个存储器模块的存储单元阵列被分为两部分，分别为256x32，即每列256个存储单元，每行32个存储单元[6],[7]。A,B两端口分别拥有独自的行译码器，预充电电路，灵敏放大器，输入/输出列选择器，输入/输出总线选择开关矩阵，时钟产生器以及输入输出缓冲电路。预充电电路用于在读操作前将耦合位线预充至某一相同电压值。行译码器采用两级译码，从而提高读写操作速度。时钟产生器用来产生内部时钟以控制译码器，灵敏放大器，多路选择器，预充电电路以及输入输出寄存器[3]。
3. 读写操作仿真结果
关键路径我们选择位于位线结构顶端的存储单元，对该存储单元的读写操作反映了最坏情况下的延时[4]。由于存储器模块可以配置为不同的结构，所以各种结构的关键路径长度并不相等，显然512x32这种结构中数据经过最少的选择器，所以关键路径最短，而16kx1结构的关键路径最长，因为数据要经过最多的选择器。我们对这两种关键路径做了重点仿真，这也足以反应存储器模块的性能。
我们用Synoposys的工具Nanosim针对各种读写操作基于0.13微米CMOS工艺做了详细的仿真。图7给出了512x32 和16Kx1这两种工作模式下的关键路径上的读取时间。时钟上升沿到数据读出有效之间的延时分别是1.4ns和2.5ns，读取时间不同的原因在于对于不同的工作模式数据经过的关键路径的长短不同，512x32模式下经过的关键路径最短，而16Kx1模式下关键路径最长，所以这两种模式之间的各种模式下的读取时间在1.4ns和2.5ns之间。
图 6. 存储器模块体系结构 图 7.存储器读取操作的仿真结果
4. 结论
本文介绍了基于0.13微米CMOS工艺下平台式FPGA中可重构RAM模块的一种设计方法。该RAM模块是一个16Kb的高速低功耗可重构模块，通过不同的配置信息，可以实现多种功能。重点介绍了一种用于可重构静态存储器的全新的存储器单元电路结构以及实现该静态存储器各种重构功能的电路结构。仿真结果表明我们设计的该存储器模块能够很好的实现各种重构功能，而且速度高，功耗较低。
本文作者创新观点：本文所设计的存储器采用了一种新颖的三端口存储单元，同时在外围电路采用了可配置的列选择器，从而可以通过不同的配置信息把存储器配置到多种工作模式，该存储器具备了良好的可重构性能。
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