基于FPGA的高速大容量FLASH存储
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(2)FLASH存储、读数和擦除模块（如图 3）FLASH在写数据、读数据和擦除时 [4]，编写控制FLASH的程序，要按照如下规则：
页编程：器件的编程以页为单位，但在一个页编程周期中允许对部分页(一个或连续的多个字节)编程。一个页编程周期由串行数据加载阶段和紧随的编程阶段组成。在数据加载阶段，数据被加载到数据寄存器中 ;在编程阶段，已加载的数据写入实际的存储单元，编程典型时间为200µs。
页读：器件在上电时，就被初始化为读模式，此时可以不写 00h命令，直接写入地址和30h命令即可。有两种类型的读，分别是随机读和顺序页读。由于设计存储时
是基于整个页操作，所以读命令使用顺序页读。命令打入后经过最多20µs的时间，数据则会从选择的页传到数据寄存器中。
块擦除：器件的擦除操作是以块为单位的。块地址加载由擦除建立命令 60h启动，然后输入确认命令D0h，执行内部擦除过程。这一先建立再执行的两步命令时序，确保了存储内容不会由外部的干扰而意外擦除，擦除时间典型值为1.5ms。本文引用地址：//m.amcfsurvey.com/article/152391.htm
3、系统调试
电路通过模拟接受一组实时串行数据，经过FPGA串行数据转换为并行数据，并且存储到 FLASH；再与主机通信读回存储在 FLASH中的数据 [5]。它已经可以稳定的工作在 180Mbytes/s的存储速度，满足了所需的机载实验要求。 USB芯片工作在从方式 (Slave FIFO模式)，由FPGA控制芯片的读写，同步传输数据。实测中通过 USB回放数据的速度为 15Mbytes/s。 4、结论
本文设计了基于FPGA和FLASH存储测试系统，使 FPGA与FLASH各自的优点得到了有效的发挥：本文作者创新点： RS-422电平传输串行数据，通过 FPGA把串行数据转化为并行数据存储到高速大容量的 FLASH的存储系统的具体设计和实施，在保证系统工作性能的情况下简化了系统设计，并验证了系统设计方案的正确性和可行性，为进一步工程化实现打下了良好的基础，具有一定的工程应用价值。
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