一种新型多DSP并行处理结构

簇内存在一个瓶颈,这是因为在每个周期里只有两个处理器可以通过共享的总线进行通信,其它的处理器则被阻塞,直到总线被释放为止。由于ADSP-21161N也可以在一个簇中进行点对点的链路口传送,该瓶颈很容易被消除。通过普通总线可以动态的建立和激活处理器间的数据链接。由于ADSP-21161N仅有两个链路口,各处理器间只能两两相连构成一条链路,不相邻的两个处理器节点之间的通信则要通过中间节点给予支持。但由于ADSP-21161N的链路口数据传输速率为100MB/s,而且传输字宽为8bit,基本可以消除此瓶颈的影响。

2.3 多处理器总线仲裁

多个ADSP-21161N可以共享外部总线,而不需要另外的仲裁电路。间进行仲裁,和主机处理器之间的总线控制权传递。总线仲裁可以采用两种不同的优先权机制解决总线请求的竞争:固定优先权和循环优先权。RPBA管脚决定使用哪种优先权机制。当RPBA为高电平时选择循环优先;当RPBA为低电平时选择固定优先。由于循环优先机制控制比较复杂,因此一般可用固定优先机制,经过实践检验,固定优先机制很容易用,而且效果不错。在固定优先机制中,参与竞争总线的ADSP-2116IN中,ID号最小的ADSP-21161N将成为主处理器,从而可以将优先级较高的处理工作放在ID号较小的处理器中。在软件优先权控制上则需要较少的运算开销。

要连在一起,21161N的数量。每个处理器驱动与自身ID2-0输入相如果系统中的ADSP-21161N少于6片,应上拉为高电平。

3多DSP并行处理结构的实现

ADSP-21161N具有设计多处理器系统的功能,包括总线控制仲裁、对其它ADSP-21161N的内部存储器和IOP寄存器的访问等。在多个ADSP-21161N共享总线式多处理机系统中,任何一个处理器都可以成为总线控制者。

实现一个典型的多DSP并行处理结构,各处理器的三大总线要全部相连。图2给出了一个基本的多处理器系统结构图。在多处理器系统中,某一时刻总线由主处理器控制,并且主处理器驱动所有总线。由于配置成多处理器后,包括片内存储器以及IOP寄存器在内的所有地址空间是统一编址的,因此事实上只有两个节点(处理器或外设)在同一时刻在总线上活动,而此刻总线对于其它节点来说是阻塞的。这样,其它接点只能通过链路口或者FLAG标志口进行点对点通信来交换数据和消息。

在多处理器系统中,各控制线上除主DSP外的其它所有节点都属于负载,所以对于每一根控制线来说都是一个多负载的连接,必须在每个DSP附近接串接电阻以增强驱动能力,否则会由于驱动能力不足而导致所进行的操作失效。另外在所有低电平有效的控制线上应接上拉电阻,以保证在没有进行操作时从DSP以及外设不会接收到虚假的指令。由于本系统是一个独立的结构,并没有与外部主机相连,故主机接口控制线在各DSP相连的情况下,应像其它未用管脚一样根据ADI技术文档的要求进行处理。而本结构与外部的通信可以通过同步串口或者在总线上挂接一片双端口RAM来进行。

另外多处理器系统的时钟、复位同步问题是一个决定系统工作正常与否的关键问题,各DSP的复位信号可同时接到看门狗的输出端。时钟信号必须在阻抗可控的传输线中传输,为保证各DSP的时钟信号之间不存在相位差,或者说相位差在系统允许的范围内,一般应采取始端连接的方式。图3给出了串联传输线分配时钟的例子,它允许在不同的路径中存在延时,每个设备必须在线的终端。传输路径必须均匀分布,以使各路径上的传输延迟相互匹配。匹配的反相器必须在同一IC上,且相互之间的时间滞后差必须小于1ns。

并行处理系统的硬件结构搭建好后,如何才能很好地发挥其超强的处理能力,则要靠软件的设计来实现。为适应计算任务的多样性,可以采用1片ADSP-21161N作任务管理器,另外5片ADSP-21161N作运算器的主、从式拓扑结构。这样做还有利于实现指令间的流水处理,提高执行效率。而软件实现则可以根据具体的要求来完成,考虑到系统的高速、高效、实时性,软件可采用ADSP-21161N汇编语言进行编程。

本文以通用高速实时信号处理系统的设计为应用背景,提出了一种由6片ADSP-21161N构成的并行处理结构。它充分利用ADSP-21161N芯片本身支持多处理器并行运算的特点构成了簇式多处理器结构,并辅以链路口互联的点到点通信、FLAG标志互连的消息传递等灵活多样的通信方式,具有运算能力强、I/O带宽宽、通信手段方便多样、能灵活地改变拓扑结构、可扩展、通用性强等特点。以此并行处理结构为核心辅之高速数据采集系统,并用高速FPGA作为系统控制设计实现了通用高速实时信号处理系统。实验表明,这种并行计算结构易于控制,工作效率高,并且稳定可靠。