HDB3编码器ASIC的设计
2．3 “V”码极性纠正模块
由于插入“B”模块的存在，使得“V”码的极性与前一非“0”符号的极性不能保持一致。因此，需要加一个“V”码极性纠正模块，在该模块中，有两个数据输入端，一个是信息代码，另外一个是记录“B”码极性的标志。当标志为“01”和“11”时，分别表示此刻插入“B ”码极性是“-”和“+”。设计思路：当标志是“01”，且紧接着“B”码后的第一个“V”码极性是“+”时，就让“+V”替换成“-V”输出，同理，当标志是“11”，且紧接着“B”码后的第一个“V”码极性是“-”时，就让“-V”替换成“+V”输出，其他的状态都保持原样输出。该模块门级电路见图5。本文引用地址：//m.amcfsurvey.com/article/153462.htm
3HDB3编码器仿真结果分析
仿真结果见图6，当输入的原始信息代码串“10101100000110000100001100001100111000011110000”经过插入“V”模块后，原始的信息代码串被转换成正负交替的极性码(其中“V”码除外，因为“V”码的极性和前一非“0”码的极性相同)，输出信号codeoutv为：“60206 200030620003600072600072600262000362620003”，并作为插入“B”模块的输入信号，其输出信号为codeoutb，根据要求将对该串信息代码插入破坏码(“B”)，在插入破坏码后，使得“V”码的极性不符合HDB3编码的规则，因此在该模块中增加了“B”码极性的标志输出，该标志在“V”码极性纠正模块中将codeoutb信息代码的“V”码极性进行纠正，最后输出端codeout的输出结果为：“6020620003062500760007261 0032610262000362625007”。
4 结语
该HDB3编码芯片的设计采用了优化技术和巧妙的逻辑电路设计，通过仿真和硬件验证，它可以有效消除传输信号中的直流成分和很小的低频成分，实现了基带信号在基带信道中直接传输与提取，并能很好地提取定时信号。最后采用0．25μm的硅栅工艺绘制版图，很大程度上减小了版图面积，且工艺先进、性能稳定，芯片可广泛应用于数字通信领域。
评论