中频信号处理板的设计与实现
1．1 DSP部分
本设计采用两个DSP的方式，其中DSPTMS320C6713为浮点数字信号处理器，DSPTMS320C6415为定点数字信号处理器。TI的C67x和C64系列芯片都是非常成熟的DSP，其具有体积小、高速度、低功耗的特点，而且应用广泛，开发难度较低。器件容易获得。其中TMS320C6713是当前在军工领域广泛采用的浮点处理器，其最高支持300 MHz主频，工业级器件支持200 MHz，其内核采用超长指令字(VLIW)体系结构，有8个功能单元、64个32 b通用寄存器。一个时钟周期同时执行8条指令，运算能力最高可达到1600 MIPS／1200 FLOPS，支持双精度的数据类型。TMS32 0C6415最高支持1 GHz，能稳定工作在480 MHz，内核采用超长指令字(VLIW)体系结构，有8个功能单元、64个32 b通用寄存器。一个时钟周期同时执行8条指令，运算能力最高可达到4 800 MIPS。
在本设计中采用一颗TMS320C6713作为用户系统处理核心。DSP的外部存储器接口EMIF都需要挂接片外存储器。TMS320C6713有一组EMIF总线，位宽分别为32 b。TMS320C6415作为信号处理和控制处理核心。一颗TM$320C6415有两组EMIF总线，位宽分别为32 b。根据需要两个DSP挂接有如下片外存储器：
TMS320C6713需要挂接有如下片外存储器：
SDRAM：128 Mb／片，采用MT48LC4M32，EMIFA接口，32位同步存储器模式，100 MHz时钟速度。
TMS320C6415需要挂接有如下片外存储器：
FLASH：16 Mb／片，采用Am29DL160D，EMIF-B接口，8位异步存储器模式，90 ns操作速度。
SDRAM：256 Mb／片，采用EMIF-A接口，32位同步存储器模式，100 MHz时钟速度。
2颗DSP的EMIF总线除了和外部存储器连接外，还和FPGA的I／O相连，利用FPGA内部构建的双口RAM或者FIFO进行数据的传输。传输支持EDMA方式。为获得更好的数据吞吐速度，将外部存储器和FPGA构建存储器映射到不同的CE片选空间。
2颗DSP之间的数据通过FPGA进行交换，也可通过两个DSP之间的McBSP实现两颗DSP直接的数据交互，如图2所示。本文引用地址：//m.amcfsurvey.com/article/154750.htm
在工程实现上，利用DSP内部的McBSP中断，可以让数据的交互在中断服务程序里面完成，使DSP的响应更为快捷。
1．2 FPGA部分
本设计中采用Altera公司的EP3S110作为实时信号处理核心。EP3S110是Altera公司具有全新架构的高密度产品。它采用65 nm工艺，与前期产品相比，器件的逻辑密度是前者的2倍，功耗降低了50％，性能提高了25％。本设计中采用的芯片，片上LVDS总线最高速率可以达到1．25 Gb／s，该芯片集成了106 500LE，896个18×18乘法器，16个全局时钟网络，88个等效LVDS通道，片上RAM为9 Mb的容量。该芯片在设计中主要完成的功能有中频信号的调制解调、编解码、频率点的置入、LVDS通路的建立、内部双口的构建等功能。
1．3 A／D，D／A部分
本设计中采用4通道高速A／D和1通道D／A，A／D采用14 b 105 MSPS的高动态、高精度、快速转换芯片，接收时4路A／D同时采集，满足对中频信号的采集要求，保证A／D的SNR在65 dB以上，D／A采用16 b 160 MSPS的高速数／模转换器，1路模拟输出，保证输出的杂散较低，频谱较纯。
采用的芯片为ADS6445和AD9957。ADS6445的主要特点为：
(1)高采样速率，采样速率高达125 MSPS。
(2)高分辨率(14位)。
(3)时钟输入可以使用LVCMOS，LVPECL，LVDS方式。
(4)ADS6445既有粗略增益调整也有精细增益调整。
AD9957的主要特点为：
(1)32位相位累加器。
(2)波特率高达25 Mb／s的SPI接口。
(3)内置1 024×32的RAM，可实现内部调制功能。
(4)内部采用1．8 V供电，超低功耗。
(5)内置的低噪声参考时钟倍频器允许使用低成本，低频率外部时钟作为系统时钟，同时可提供优良的动态性能。
(6)支持测试向量和幅度斜坡式控制功能。
1．4 CPLD和时钟部分
CPLD采用Altera公司的EPM2210F324来实现设计中的时钟综合器的配置和FPGA与DSP程序的加载等功能。整板正常上电后通过SPI配置时钟综合器，产生整板所需的时钟，配置完成后，CPLD控制FPGA采用FPP方式从FLASH中加载程序，当FPGA加载成功后，根据FPGA的配置引脚CONFI GDONE状态，将FLASH控制权交给DSP(6713)，控制完成DSP(6713)的程序加载，然后控制DSP(6415)的程序加载。
时钟电路采用内部10 MHz恒温晶振和外部10 MHz原子钟的双时钟设计，两种时钟通过时钟综合器AD9522完成切换。双时钟的设计保证了整板的稳定性，正常工作时使用外时钟。当两个时钟有任一出现问题时，能快速切换到另一时钟继续稳定地工作。
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