声纳信号处理中UDP协议数据传输研究与设计
2 系统实现
本文在FPGA中对所设计的系统进行了验证与硬件实现。发送过程的QuartusⅡ8．0仿真波形图如图6所示。
接收过程QuartusⅡ8．0仿真波形图如图7所示。本文引用地址：//m.amcfsurvey.com/article/155092.htm
本系统中FPGA选用的是Altera公司的EP2S60F672C5。系统有3个时钟域：系统时钟、发送时钟、接收时钟。其时序分析结果如表1所示。
从表1中可以看出，系统时钟为83．28 MHz，发送和接收时钟分别达到93．57 MHz，79．16 MHz。因此，整个系统能够满足80 MB／s的速率要求。
3 结语
本文提出采用FPGA实现UDP协议栈，完成了架构设计、软件仿真验证及硬件实现。FPGA实现UDP协议栈的引入，加速了网络数据处理能力，提高了开发效率，降低了开发成本，很好地提高了声纳系统中数据传输速率和系统性能。
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