4G无线球形检测器在FPGA的应用

　　对 4x4 矩阵，我们使用了 1 个对角线单元和 7 个非对角线单元。分解单个矩阵所花的处理时间为 4x4=16 个数据周期，而该设计交付数据的速度是每三个时钟周期一个样本，因此分解单个矩阵的所用的总时长为 3x4x4=48 个时钟周期（低于可用的 64 个时钟周期）。我们对分解后的矩阵使用了回代法（back subsTItution），同时以相同的 TDM 方式进一步进行了重新排序操作。

球形检测器

球形检测器采用PED 单元进行范数计算。根据树的层次，我们采用了三种不同类型的 PED 单元。根节点 PED 模块负责计算所有可能的 PED。二级 PED 模块针对上一级计算得出的 8 个幸存路径计算出 8 个可能的 PED。这样在树的下一级索引中，我们就有 64 个生成的 PED。第三种类型的PED模块用于其它树级，负责计算上一级计算出的所有 PED 的最邻近的节点 PED。

球形检测器 (SD) 的流水线架构可以在每个时钟周期中处理数据。其结果就是树的每级只需要一个 PED 模块。因此，对 4x4 64-QAM 系统而言，PED 单元的总数为 8，与树的级数相等。

　　SD 可以采用硬解码和软解码两种类型的解码技术。硬解码能够用贯穿树的各级的最小距离矩阵度量次序；软解码，用对数似然比来代表输出的每个比特。对数似然比一般被当作优先输入值提供给信道解码器，比如 turbo 解码器。

FPGA资源占用

　　实施和仿真包括图 2 所示的检测过程，但不包括软输出生成模块。目标芯片是 Virtex-5 XC5VFX130T-2FF1738FPGA。设计的时钟频率为 225MHz，可用的数据率为 83.965Mb/s。

　　表 1 显示了设计中每个主要功能单元的资源占用情况。利用率 (%) 表示FPGA面积占XC5VFX130T 器件总面积的百分比。

表 1. 按子系统划分的资源占用情况

　　System Generator 和基于模型的设计

　　我们使用针对 DSP 设计流程的赛灵思 System Generator 实现了完整的硬判链。设计验证工作不仅使用了 MATLAB?/Simulink? 环境的仿真语义，还有 System Generator 的协同仿真功能。信道矩阵参数的同相部分和正交部分从正常的分布得出，并由 MATLAB 交付给System Generator 建模环境。我们同样使用这种仿真框架进行了比特误码率计算。图 4 对我们的定点硬判决设计 BER 曲线、浮点硬判决设计BER曲线和最佳 ML 参考曲线进行了比较。我们通过对赛灵思 ML510 开发平台进行基于以太网的硬件协仿真，开发出了该设计的硬件演示。信道矩阵参数采用赛灵思 AWGN IP核发送给球形检测器。我们通过把设计嵌入到自同步 BER 测试器来计算 BER。该仪器能够向检测器发送输入并捕获误码。

图 4. 4x4 64-QAM的浮点 MATLAB 仿真（硬判决）、System Generator

设计（硬判决）BER 曲线与最大似然曲线相比

　　本文就采用空分复用 MIMO 的通信系统使用的球形检测器进行了简要介绍。我们详细探讨了球形检测器和信道矩阵预处理器的架构情况。实现预处理的方法有许多种，虽然我们的方法在计算上要复杂一点，但得出的 BER 性能接近最大似然。虽然我们的讨论是围绕 WiMAX 进行的，设计人员可以把其中的许多方法用于 3G LTE（长期演进）无线系统。