SPI-4．2总线应用和调试经验谈

在接收方，接收模块(RX)在数据链路成功接收到对端发送的训练序列后，会设置本端的接收同步标志；然后通过状态链路发送训练序列，一旦发送模块成功接收到训练序列后，就设置本端的发送同步标志。
在同步过程中，训练序列由指定的连续的DIP-4码字组成。发送模块必须连续发送训练序列，直到本端的状态链路收到有效信息。同时，接收模块忽视所有接收到的数据，直到观察到训练序列，获得数据同步。一旦数据链路同步之后，FIFO队列状态信息就开始传送。如果发送
方接收到有效的状态信息，它就可以开始进行数据突发传输。
如果在工作过程中，由于某些原因(例如一端器件掉电或重启)导致总线失步，那么为了再次获得同步，双方需要按照上述过程发送连续的训练序列，直到建立同步为止。

3SPI-4.2总线接口的调试
SPI-4．2总线接口的调试包括两个重要步骤：链路的同步和数据的正常收发。
在调试链路同步时，首先必须查看总线两端的初始化参数配置。因为SPI-4.2总线协议是一个对等端数据传输协议，所以大部分参数需要双方的匹配和协商，特别是接收方和发送方的CALENDAR_LEN和CALENDAR_M参数。
如何查看同步呢?芯片通常会提供一个状态寄存器来反映总线的同步。“接收同步标志”只能说明在数据链路上成功接收到对端的训练序列，但不能保证接收的状态链路是正常的，如果需要确认可查看对端的“发送同步标志”。在收发双向通道应用中，只有两端的“接收同步标志”和“发送同步标志”都置位了，总线才算同步。此时，可以确认总线两端的物理连接是正确的，握手成功。
如果不能同步，就必须检查两端的“接收同步标志”和“发送同步标志”，判断是哪一端出了问题。检查是否有DIP4和DIP2错误，如果有此类错误，说明链路上信号质量可能不佳，可以用示波器测量信号波形。如果信号质量确实不好，可以通过提高信号驱动能力或者调整硬件匹配阻抗来优化。如果两端的接收和发送都没有同步，就必须测量芯片的电压、工作频率、重启等信号。
如果两端的“接收同步标志”和“发送同步标志”都已经置位，说明双方的接收和发送都同步，可以正常收发数据了。在大流量数据传输过程中，最相关的是FIFO队列的参数配置，配置不当会导致错包或丢包。以NetLogic公司的XLR732网络处理器为例，SPI-4.2总线的发送模块的所有逻辑端口共享一个FIFO队列，宽度为16字节，长度为128；接收模块的所有逻辑端口共享一个FIFO队列，宽度为16字节，长度为512。每个逻辑端口所占用的队列地址和大小都可以通过寄存器配置。
假如某个端口接收端队列的长度是48，MaxBurst1是12，MaxBurst2是8。那么当该模块接收数据时，如果由于某些原因(例如软件来不及处理)，接收队列只剩下12个空位，也就是接收队列已经有48-12=36个空位被占用时，它将通过状态链路向对端发送“饿”的状态信号(反压信号)。对端收到该信号后实施流控策略，根据本端发送端的MaxBurst1设置值发送数据，该值表示接收到“饿”状态信号后最多还可以发送的数据块数目。所以接收端的MaxBurst1的值一定要大于对端发送端的MaxBurst1，并且要留出一定的余量，因为数据在链路上的传输也是需要时间的。同理，接收端的MaxBurst2要大于对端发送端的MaxBurst2。值得注意的是，流控是基于逻辑端口的，而不是整条链路。
为保证不发生接收端FIFO队列溢出等问题，尽量将接收端的MaxBurst1和MaxBurst2设置大一些，只要小于FIFO入口总数就可以，而发送端MaxBurst1和MaxBurst2的设置不要超过本端接收能力。
如果出现EOP(结束包)和SOP(起始包)错误或缺失，或者其他错包(例如包长变短、帧校验错误等)，但没有DIP4错误，该怎么办?这类问题一般出现在FIFO队列设置上，尤其是接收端的FIFO队列可能溢出，从而丢失了某些数据块，可以通过以下3种方法来检测和解决：
①通过查看接收端FIFO溢出标志来判断FIFO队列是否溢出；
②通过调整接收端的MaxBurst1和MaxBurst2来防止FIFO队列溢出；
③如果方法②的调整足够大，还有此问题，可以查看对端是否收到反压信号，以及对端的状态等。
为了方便，通常将发送端的MaxBurst1和MaxBurst2设置为相同数值，将接收端的MaxBurst1和MaxBurst2也设置成相同数值。

结语
随着处理器的速度越来越快，处理器集成的内核越来越多，处理器与外围器件之间，处理器之间，以及外围器件之间的连接速度逐渐成为制约平台性能的瓶颈。许多芯片同时集成了多个总线接口，例如XLR732同时拥有SPI-4．2、HT、以太网3种总线接口。SPI-4．2总线在与其
他总线的竞争中体现出了强大的生命力，希望本文所介绍的经验对正在应用或计划应用SPI-4．2总线的同行有所帮助。