基于CPCI总线的多网口卡设计

该时钟设计要点如下：
1)PCI2050B有2个独立的时钟域，主接口受主侧输入时钟P_CLK的控制，从接口受从侧输入时钟S_CLK的控制。这2个时钟相互独立，但保持同步，而且从侧的时钟频率不能高于主侧的时钟频率。P_CLK与S_CLK最大延时不得超过7ns，S_CLK不能超前P_CLK。
2)PCI2050B的从侧有10个时钟输出S-clkout[9：0]，其中9个时钟输出可以供给扩展的PCI槽，为保证时钟输出同步，另1个必须反馈给从侧的输入时钟S_CLK，每一个时钟只能驱动一个负载。
3)为了减小时钟的信号反射，输出到扩展槽的9个时钟输出必须在起始端加串联电阻匹配，匹配电阻阻值与电路板特征阻抗大小有关，对65 Ω的传输线，选用50 Ω串联匹配电阻。
4)为了减小这些时钟之间的抖动(skew)，供给扩展槽(或扩展设备)的9根时钟线(9个S_clkout)与S_CLK必须等长。所以，从S_clkout[9]输出反馈至S_CLK的时钟线长度应等于从PCI2050B的时钟输出引脚到扩展设备的时钟线的总长。本模块扩展4个网口，使用PCI2050B从侧的4个输出时钟，在PCB布线中这4根时钟线与反馈时钟线必须等长。
2．3．2 中断设计和IDSEL映射
PCI2050B支持9个从设备，在初始化配置空间读写时，PCI2050B作为上一级PCI总线的操作对象，提供了IDSEL引脚进行器件选择，该引脚可以连接到高24位PCI总线中的任意一根。同时，为了减少地址线的容性负载，需要在该信号连线上串接一只1 kΩ的电阻。本模块仅扩展一级总线，PCI2050B主侧的IDSEL引脚直接连接到CPCI插座J1的IDSEL。对于二级总线侧的PCI器件(本模块为INTEL82551)，其IDSEL引脚经过1 kΩ的电阻连接到PCI2050B的S_AD31S_ADl6引脚的任意一根。来自从侧上的设备的INT线不通过桥。如果桥位于一个插入卡上，从侧设备的中断线直接接到连接器的中断引脚(INTA#～INTD#)。本模块中，PCI2050B是一个桥设备，INTEL82551的中断引脚直接连接到J1的中断引脚。所有从设备的中断线的连接与设备编号(即IDSEL线的连接)有绑定关系，对应关系如表1所示。4片INTEL8255l的IDSEL引脚分别连接到S_AD28、S-AD29、S_AD30和S_AD31，对应的设备编号为12、13、14、15，则器件的中断引脚INT#对应连接到J1的INTA#、INTB#、INTC#、INTD#。