基于SoC的抗窄带干扰和自适应门限的基带捕获IP设计

3IP的验证和性能分析
　　采用ARM公司的Integrator/AP ASIC Development Motherboard作为验证平台，滤波和捕获跟踪模块是SoC中的一个IP，整个SoC以ARM7处理器为核心，通过AHB总线实现多个内部高速IP的互连，主要完成对接扩、下变频、捕获和滤波高速IP进行通信和解算；应用APB总线与外设进行交互，使用桥接器连接到AHB总线上，实现整个SoC的协同验证。
　　GPS_BaseBand Processor的验证平台主要由三部分组成：Logic Module、 Core Module、ARM_ASIC Motherboard。其中Logic Module就是实现滤波和捕获跟踪的逻辑模块，GPS基带处理器的其他模块可以通过加载多块Logic Module来搭建整个设计。由于采用ARM公司的新型SoC设计开发平台，可以将设计分割并行设计，并且通过AMBA总线将各个设计整合，因此提高了整个设计的效率。基带处理器的设计和验证开发平台如图5所示。

IP级验证采用XILINX公司的XC2V4000高速芯片，经过synplify 8.5综合后，设计使用了整个芯片资源的91%，103个乘法器和97个18kB的片上RAM，因此能够满足IP验证需求。
　　通过运行AP开发的软硬件协同验证环境，可以显示当前AP系统验证过程，核心板、逻辑板和基本外围电路的状态信息和验证结果如图6。

在加噪输入点处，给输入信号加入高斯白噪声，在捕获观测点对信道的系统性能进行分析。假设每个码片只采样一个点，每个时刻都只有一个门限值，并且在N个码片的累积过程中载波相位f保持不变的情况下，通过基带处理器对6路下变频信号接收和捕获，在接收中心频率为1 575.42MHz，接收电平为-137dBm的条件下，观测到在对不同频带的窄带干扰有效滤除同时，使信号在快衰减信号和信噪比突变的条件下捕获的速度和精度能够提高36%。
　　本文对于基带处理器中捕获跟踪时信号的检测概率的跳变和信号的粗同步时间优化的相关算法没有更多考虑。下一步工作的重点是在此设计验证环境下针对GPS 接收算法作进一步研究。