M4K块移位寄存器数据读进方式的逻辑分析仪设计
3 控制模块
通过FPGA内部的M4K块配置移位寄存器不断地读进新的采样值，数据采样回来后先经过SDRAM放入缓存FIFO中，然后把该FIFO中的数据上传到显示器。该模块的时钟是由PLL电路对FPGA输入的25 MHz晶振时钟倍频得到的。通过FPGA外部一组拨码开关控制输入电平为高或者低，从而设置不同的触发和采样模式。
3．1 SDRAM数据存储模块
将这个存储模块划分为多个子模块来实现。如图3所示。sdram_ctrl是SDRAM状态控制模块，该模块主要完成SDRAM的上电初始化以及定时刷新、读／写控制等状态的变迁。内部设计了两个状态机，一个用于上电初始化的状态控制，另一个月用于正常工作时的状态控制；sdram _cmd是SDRAM命令模块，该模块根据sdram_ctrl模块的不同状态指示输出相应的SDRAM控制命令和地址，sdram_wr_data是SDRAM数据读／写模块，该模块同样是根据sdram_ctrl模块的状态指示完成SDRAM数据总线的控制，SDRAM的数据读／写都在该模块完成。数据读／写借助了两个存储器(异步FIFO)如图4所示。其中wrfifo用于写SDRAM数据，rdfifo用于读SDRAM数据。在设计中SDRAM读／写都是以8个字(16 b)为单位，使用FIFO中的当前数据量作为操作SDRAM的状态指示。当wrfifo数量超过8个则发出写SD]RAM请求，读出wrfifo中的数据。同样，在rdfifo数据少于256 B(rd-fifo半空)时发出读SDRAM请求，读出8个新的数据写入rdfifo中，以保证后续电路总是持续的传输。SDRAM信号采集模块在上电延时后从SDRAM的0地址开始写入递增数据，随后通过内部FIFO依次送入SDRAM。SDRAM的所有地址写完数据后，启动SDRAM读逻辑，从0地址开始读出SDRAM内的数据放入缓存FIFO中，然后把该FIFO中的数据上传到显示器。本文引用地址：//m.amcfsurvey.com/article/161310.htm
3．2 基于M4K的移位寄存器连续且可变频的采样模块
为了实现有效效据的精确捕获在不中断程序运行的情况下，有效数据长时间实时读进，提高嵌入式软件性能分析的范围和质量。利用Cyclone芯片内部M4K结构配置移位寄存器对数据实时采样，并且设置2个按键调节控制采样频率。
图5为M4K移位寄存器原理图。配置输入／输出的数据位宽w，移位寄存器的一个taps位宽m，总的taps数量n。这三个参数乘积就是占用的M4K存储大小。从图5中可看出，每个clk输入一个移位数据，同时输出一个数据，而M4K内部则是每个clk周期移位一次，每个tap的输出直接移位到下一个tap的输入，配置后的输出中可看到每个tap的最后一个w位宽的数据。
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