基于FPGA的智能仪器远程控制系统设计
在Slave FIFO模式下，CY7C68013芯片为端口2，4，6，8提供满空标志位FLAGA，FLAGB，FLAGC，FLAGD。IFCLK为FX2输出的时钟，可作通信的同步时钟；SLCS为FIFO的片选信号；SLOE为FIFO输出使能；SLRD为FIFO读信号；SLWR为FIFO写信号。对FPGA来说，4个端口分别为4个FI-FO。FPGA检测4个满空标志位来分别对相应的FIFO进行读／写。FPGA可以选择同步或异步读／写，在该设计中采用异步读／写。在异步Slave FIFO写时，时钟由FPGA提供。数据在SLWR的每个有效一无效的跳变沿时被写入，FIFO写指针递增。异步Slave FIFO读时，FIFO读指针在SLRD的每个有效一无效的跳变沿时递增以改变数据。
2．2 FPGA程序设计
FPGA设计是整个系统的核心部分，由VHDL语言实现。FPGA实现了USB与RS 232接口的转换、数据的处理、命令的传输等功能。有了上面的接口时序，便可以进行FPGA设计。FPGA部分的总体设计如图3所示。本文引用地址：//m.amcfsurvey.com/article/162169.htm
模块介绍：
USB与FPGA接口模块：USB与FPGA之间的接口转换模块，主要功能为将USB接口传过来的信息缓存到FPGA内部FIFO，并将由数据处理模块处理过的数据传给USB芯片。即产生控制信号读／写USB芯片内部FIFO。可以由读／写FIFO两个有限状态机实现。以读取CY7C68013芯片内数据为例，根据异步读USB内的FIFO时序图可分为4个状态：空闲态、选择地址态、准备读数据态、读数据态、读取后状态。在空闲态，当读事件发生时进入选择地址态；在选择地址态，使FIFOADR[1：O]指向OUT FIFO，进入准备读数据态；在准备读数据态，如FIFO空，在本状态等待，否则进入读数据态；在读数据态，使SLOE，SLRD有效，从数据线上读数，再使SLRD无效，以递增FIFO读指针，再使SLOE无效，进入读取后状态；在读取后状态，如需传输更多的数，进入准备读数据态，否则进入空闲态。
USB数据缓存模块：用来缓存计算机发给智能仪器的指令等信息。是由FPGA芯片的IP核生成的先入先出存储器FIFO。容量为8b×512dept-h。占用1个块RAM资源。
RS 232数据缓存模块：用来缓存由智能仪器发出的数据。是由FPGA IP核生成的先入先出存储器FIFO。容量为8 b×512 depth，占用1个块RAM资源。
RS 232与FPGA接口模块：RS 232与FPGA之间的接口转换模块。主要功能为进行串／并和并／串转换。将USB数据缓存模块中缓存的内容以合适的速率通过串口发给智能仪器，并将智能仪器发出的数据缓存到RS 232数据缓存模块中。此模块也是由两个状态机实现。串口通信必须要设定波特率，这里采用的波特率为9 600 Kb／s，采用的时钟为50 MHz，相当于传送1位数据需要约5 028个时钟周期，这里采用减法计数器来控制，即计数器计到5 028个时钟周期后，就开始传输下一位数据。
数据处理模块：主要功能为根据上位机的指令对RS 232数据缓存中的数据做出相应的处理。处理后再向上位机传。主要的处理方式有定时取数、平滑处理等。实现方式由状态机等实现。FPGA顶层模块：主要负责各模块间数据流的流向。以及与外部芯片相连的输入输出信号的定义。
系统在工作时，在采集数据上传上位机时，数据通道为：智能仪器发送的数据通过RS 232接口模块存在RS232数据缓存模块中缓存。当缓存到一定的数据量后，再通过数据处理模块连续的读取FIFO中的数据并根据上位机发送的命令进行相应的数据处理，然后将处理的数据通过USB与FPGA接口模块传给USB接口。在上位机下发控制命令时，数据通道为：上位机发送的命令通过USB口传给FPGA的RS 232与FPGA接口模块，此模块判断是数据处理指令还是控制仪器指令。如果是数据处理指令，则传向数据处理模块让其按要求进行数据处理。如果是控制仪器指令，则将其存入USB数据缓存模块中，再由RS 232与FPGA接口模块读取，转成RS2322格式后传出。由于RS 232接口速度比USB接口慢，用FPGA内部的异步时钟FIFO解决速率匹配问题。将通过RS 232传过来的数据缓存在FIFO中，然后存到一定数据量后再全部连续的取出，如此往复，从而实现数据的连续采集及上位机的实时显示。将通过USB传过来的数据放在另一个FIFO中缓存，让FPGA按照RS232的速率进行读取。这样可以防止RS 232的速度跟不上USB的速度而产生的数据丢失。
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