水下激光成像距离选通同步控制电路设计
本设计对上述问题提出解决方案,其工作原理图如图2所示。工作时,激光器首先向水下目标发射脉冲激光束,由2个PIN管探测到的信号分别作为选通的起始信号和结束信号,该计数值可以通过电路中的数码管直观看出。当第二次发射激光柬时,以第一次测得的距离延迟为计数初值,还应考虑PIN管的响应时间、触发电路的延时和像增强器驱动电路的延时,提前输出选通脉冲。由于在水下传输过程中激光脉冲发生展宽,对于门延迟时间置数在未经传输前激光脉宽的基础上,不断增加门延迟计数初值,当得到满意的选通图像时,系统复位。
3.2 设计过程
根据上述的设计思路,在实现过程中,选用了脉冲宽度为6 ns,重复频率为1 kHz的激光器,有效选通脉宽小于等于40 ns的像增强器,通过光锥耦合方式与CCD相连的IC-CD,速率可达到500 MHz的Ahera Stratix III系列的FPGA,它是一种低功耗高性能的FPGA,步长可达到2 ns。同步控制的原理图如图3所示,该设计包含2个模块,第1个模块实现测距和定时计数的功能并且输出门开启脉冲,第2个模块实现定时功能产生门关闭脉冲。本文引用地址://m.amcfsurvey.com/article/162966.htm
当激光器发射第一个脉冲激光束时,经分光器分光后一小部分光被PIN管接收,将光信号经触发电路形成高电平信号,开始启动第一个模块的测距功能,其中一个计数器进行加计数而另一个计数器暂不工作。当从目标反射回来的光刚到达接收端时,放置在接收端的PIN管接收到信号,并通过触发产生测距停止的信号,测距的结果可通过数码管直观看出。
当激光脉冲发射第二个脉冲激光束时,由触发电路产生的高电平信号继续启动第一个模块工作,其中一个计数器以第一次计数值为初值开始做递减计数,当计数器减到零时,输出高电平脉冲作为选通脉冲,打开ICCD选通门,而另外一个计数器将做第二次测距工作,进行递加计数,作为下一次选通计数的初值。
当选通脉冲到来的同时启动第二个模块,由程序控制设定的计数初值作为起始值,计数器进行减计数,当计数减到零时,输出高电平脉冲关闭ICCD选通门,一次选通过程结束,等待下一个脉冲的到来。
3.3 仿真与分析
本设计仿真在Ahera公司的开发软件QuartersⅡ8.0中完成,使用Verilog语言对模块进行编辑。本文分别对两个模块进行仿真,仿真结果如图4所示。时钟周期为2 ns,pulse为触发脉冲,cnt为模块中一个计数器的计数值,cntl为模块中另一个计数器的计数值。o_pulse为选通脉冲。程序中假定测出的距离延迟时间为8个周期。由图4可看出,cnt和cntl不断实现测距和计时功能,第一个触发脉冲到来,cnt计数完成测距功能而cnt1不工作,当接收到目标反射回来的触发脉冲时,cnt实现计时功能而cntl完成测距工作。此功能在程序中采用的状态机的方法实现。此仿真还考虑到触发延时和ICCD的开机延时,这些延时都可通过实验测得,在这里假定延迟为一个周期,如果没有考虑延迟,当cnt等于O时刻将输出一个开机脉冲,由图4可看出:该脉冲提前一个周期输出,实现精确计时。
图5为门延迟模块仿真图。从图5可以看出,Pulse为开机脉冲,cntl为门延迟计时,当脉冲来,计数器开始计时。在仿真中考虑到脉冲在水下传输的延迟问题,因此门延迟的计数初值为基准,每来一个脉冲,计数初值加l,直到得到满意的选通图像为止。为了更加精确,程序中可采用阻塞赋值的方法产生微小延迟。
该设计将预置初值和计时统一起来,简化在实际过程中的人为操作,一旦脉冲激光束发射将自动完成选通工作。设计中使用的逻辑资源少,可以大大减小信号传输延时,对电路的稳定性能有较大提高。
4 结论
距离选通技术可以减小因后向散射产生的背景噪声,提高成像系统的信噪比,使成像质量得到较大提高,但需要严格控制时序才能有效实现。通过水下环境对成像质量的分析,阐述了在水下对激光成像中存在的问题。为了提高同步控制的精确度,采用了高性能的FPGA,产生纳秒级选通脉冲选通ICCD摄像机。传统的同步控制电路中,常采用预置和计数分开,将理论计算值作为延迟计数值等,对于环境比较复杂的情况下将出现较大误差。
本设计将测距思想引入该装置中,对于未知距离的目标以及不定距离的目标均能自动成像,广泛应用于对水下目标的探测和成像系统中。
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