40V高压液晶显示驱动芯片工艺的开发

图七：新结构接触孔PDIFF_CT WAT值

器件的调整

在以上的新工艺开发基本解决之后，接下来我们的重点就是器件的调整。由于40V高压所用的掩模版非常少，一道离子注入层往往同时影响好几个器件或者说一种器件的调整往往取决于好几道离子注入。这虽然使得我们的工作变得更加复杂，但却还不是最棘手的问题。我们面临的最大问题是如何尽可能同时提高40V高压器件的击穿电压(BV)和工作电流(Ion)。众所周知，这两个参数往往是相互影响、相互牵制的。

图八：40V高压PMOS 器件结构图

那么我们要怎样做才能实现呢?让我们先了解一下40V高压器件的器件结构。如图8所示，我们40V高压器件采用的是LDMOS结构，源极/漏极的OFFSET由阱构成。在栅极多晶硅和源极/漏极之间有一段漂移区 氧化层。就PMOS而言，整个PMOS被NBL(N-Buried Layer)和N阱隔开。为了提高BV，我们首先得知道,器件的BV取决于源极/漏极穿通(Punch Through)还是某一个PN 结。事实上，当我们做过大量的实验之后发现，40V PMOS BV取决于漏极的P阱对NBL结的BV，因此，我们的目标就是如何提高这个结的BV。为了实现这个目标，我们可以有两种做法：

1. 降低NBL和P阱浓度。但这里要注意，如果P阱浓度太低，由于Rs增加和结深变浅会相应减小Ion。另一方面，如果NBL浓度太低，则有可能导致中间的N阱同NBL接不上，从而导致HVPMOS完全不工作。

2. 增加外延层(EPI)厚度。外延增厚不仅可以明显提高HVPMOS BV而且由于结深的增加，Ion也能得到相应的增加。虽然外延变厚同样有可能导致中间的N阱同NBL接不上，但只要我们控制在一定范围内，这个问题就能得到避免。

比较以上两种方法，由于后者对提高BV更有效，而且同时还能提高Ion，因此我们选择增加外延厚度。不过这里要再次提醒，外延不能太厚，否则HVPMOS将完全不能工作。虽然我们通过增加外延厚度间接提高了Ion，但是离我们的目标还有一定的距离。因此，我们还得从另一个角度来进一步提升。

注意到在栅极多晶硅和源极/漏极之间有一段漂移氧化层，如果我们能降低漂移氧化层下面的P阱 Rs则又能进一步提升Ion。顺着这条思路，我们可以在场 氧化层成长以前增加一次硼(Boron)注入来降低Rs。事实上，我们正是这样做的，并且确实进一步提升了40V PMOS Ion。不过这里同样要注意两点：

1. 这次硼注入增加了P阱的浓度，因此这有可能降低HVPMOS的BV，需要权衡考虑;

2. 这次硼注入同样会注入到N阱区域，因此这将增加N阱的Rs，从而降低40V NMOS Ion，也需要权衡考虑。

良率的提升

在工艺和器件的问题基本解决之后，我们进一步要做的就是确认我们的良率大概是多少以及应该怎样提升。先来看基准良率。从图9的良率bin map我们可以看到，良率从25%到94%不等，并且主要是Bin8和Bin13失效。另外，我们总结了良率与WAT的关系，发现良率与5VNMOS Vt有着很强的联系。由图10可见，随着5VNMOS Vt的升高，良率越来越低。基于以上分析，我们迅速调整了5VNMOS Vt，结果良率提升到了99%(图11)。

图九：40V高压良率及bin map

图十：5VNMOS_Vt 与良率的负相关系

图十一：5VNMOS Vt调整后良率与Vt的关系

本文小结

从以上的数据可以看出，该40V高压工艺平台的开发相当成功，这不仅反映在各项监控指标和最终的WAT上，而且高达99%的良率更是肯定了这一点。因此，40V高压工艺的开发成功不仅填补了中国在该技术上的空白，完善了高压产品系列，而且还将带来显著的经济效益。另外，这些关键工艺不仅适用于40V高压，未来其他的项目也可以借鉴。