高性能32位内核与基于微控制器存储架构的集成

32位内核——工作频率

新内核的最高工作时钟频率为120MHz，是被替代的16位内核速度的六倍。

32位内核——指令存储器接口

指令存储系统接口有一个32位宽的数据总线，以及一个总共地址空间为1MB的20位宽的地址总线。尽管　32位内核具备更大的地址空间，而这足够满足这个MCU的目标应用空间。标准的控制信号同样具备为缓慢的存储器件插入等待状态的能力。

该设计的闪存器件与16位设计采用的技术一样，最高运行速度达20　MHz。

32　位内核——数据存储器接口

系统　SRAM　和存储器映射外设都通过系统控制器与处理器数据总线相连。系统控制器可提供额外的地址解码及其他控制功能，帮助处理器内核正确访问数据存储器或存储器映射外设，而无需处理特定的等待状态、不同的数据宽度或每个映射到数据存储空间的器件的其他特殊需求。

系统控制器和处理器内核之间的数据总线为　32　位宽，与系统控制器和SRAM　间的数据总线宽度相同。系统控制器和外设以及　GPIO　端口间的数据总线宽度可为　8　位、16　位或　32　位，视需求而定。

目标设计采用的　SRAM　与　16　位设计采用的类型相同，在　120　MHz时可实现　0　等待状态操作。

初步分析

目前系统的性能由几个因素控制。处理器内核与闪存器件速度的差异可极大地影响性能，因为至少有五个等待状态必须添加到每个指令提取中。根据粗粒经验法则，至少每十个指令有一个读取或存储。每条指令加权平均周期(CPI)的典型顺序为：

CPI　=　(9　inst　*　6　闪存周期　+　1　inst　*1　SRAM周期)　/　10　指令

CPI　=　5.5

内核的吞吐量由闪存接口的速度决定，因此以前所有的32位内核都是数据通道宽度的两倍。

在这种情况下，SRAM接口无关紧要。虽然某些问题很有可能源于存储接口方面，如中断延迟和原子位处理，SRAM存储器的零等待状态操作可以忽略。关注的重点是通过采用目前可用的、具有成本效益的技术，来提高指令存储接口的性能。

提高CPU内核性能——闪存接口

来自高性能计算环境的一个通用概念是高速缓存，在主要存储器件和处理器内核之间采用更小及更快的内存存储，可以实现突发数据或程序指令的更快访问。

设计和实现高速缓存可能非常复杂——需要考虑高速缓存标记、N-Way级联和普通高速缓存控制等问题——仅关注程序指令存储器可让这项工作变得非常简单。这是因为对此特定的　32　位内核来说，对程序存储器的访问是一个严格的只读操作。在这种情况下，我们只需考虑一个方向的数据流可以减少缓冲器和高速缓存系统的复杂性。

预取缓冲器

增加闪存接口总体带宽的一个简单方法是扩展处理器和闪存器件间的通道宽度。假定闪存的速度一定，增加带宽的另外一个方法是扩展接口宽度，以实现一次提取更多指令，创造一个更为快速的闪存接口外观。

这是预取缓冲器的一个基本前提。它利用了连接闪存的更宽接口的优势，可在同样的时钟周期数内读取更大的数据量，这通常只要花闪存读一个字的时间。

因此，预取缓冲器还定义了新数据通道的最小尺寸，原因显而易见。

图2.1显示了我们的120　MHz内核连接到20　MHz闪存阵列的情况。采用两个系统间的速度比作为起始值，我们可以确定预取缓冲器、闪存接口读取的宽度，假设我们需要在无需等待状态的情况下读取指令。

图2.1　　指令预取