基于Q-Coder算术编码器的IP核设计与仿真
3算术编码器的实现 本文引用地址： //m.amcfsurvey.com/article/170822.htm
3.1算术编码流程
所有的设计都是用Verilog硬件描述语言编写的，由上述描述可知，算术编码器的输出不仅和当前状态有关，而且和输入也相关，所以本文选择Mearly有限状态机[5]来描述复杂的控制模块。整个设计的主有限状态机如图2所示。
图2 算术编码主有限状态机
3.2 模块设计
duram是双口sram作为片内存储单元存储输入的数据，当采用FPGA进行验证时，直接调用Altera公司的宏功能块即可;ari_core是实现算术编码的运算处理单元，包含一个存储概率估值和当前MPS符号的表以及LPS和MPS编码子程序;模块control是数据流控制单元，用于组织片内存储单元duram和运算处理单元ari_core以及片外sram的数据交换。模块control是整个设计的控制单元，负责调度以上各个模块，产生控制和联络信号以及地址信号。模块结构原理如图3所示。
3.3 电路验证
将布局布线后生成的文件下载到自行设计的一块FPGA的PCI开发板里进行验证，如图4所示。板上是一片Altera cyclone系列FPGA ep1c12qfp240，该FPGA含有约25万逻辑门、30KB内部RAM。PCI接口控制逻辑也是在FPGA中实现[6~8]，然后编写PCI驱动程序和应用程序，先由Jasper软件处理，抽取软件中量化模块处理后的数据，输入FPGA中进行处理，再将数据返回给软件中的下一模块，验证本文设计的算术编码IP核的正确性，并计算处理时间。
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