PCB设计中的电磁兼容性考虑

由于接地系统存在地电位差的问题，在设计产品的接地过程中必须针对PCB的特点选择相应的接地方法，而不能随意使用。通常采用的接地方法包括单点接地、多点接地、混合接地等。单点接地是指在产品设计中，接地线路与单独一个参考点相连，这种接地设置目的是为了防止来自两个不同的参考电平的子系统中的电流与射频电流经过同样的返回路径而导致共阻抗耦合。这种接地方法用在低频PCB中比较合适，可以减小分布传输阻抗的影响。但在高频PCB中，返回路径的电感在高频下成为线路阻抗的主要部分，因而在高频PCB中为使接地阻抗最小，通常采用多点接地法。多点接地中最重要的一点就是要求接地引线的长度最小，因为更长的引线代表更大的电感，从而增加地阻抗，引起地电位差。混合接地结构是单点接地和多点接地的复合。当在PCB中存在高低混合频率时常用这种结构，即在低频处呈现单点接地，而在高频处则呈现多点接地。如下图1为容性耦合混合接地。相对应的感性耦合混合接地模型中把C1～C3改为适合的电感即可。

3）传输线效应以及终端匹配

传输线就是一个适合在两个或多个终端间有效传播电功率或电信号的传输系统，如金属导线、波导、同轴电缆和PCB走线。如果传输线终端不匹配，或者信号在阻抗不连续的PCB走线上传送，电路就会出现功能性问题和EMI干扰，这包括电压下降、冲击激励产生的振荡等。在处理传输线效应过程中，线路阻抗影响着产品的最终性能，当且仅当电路终接的负载等于线路的特性阻抗时，在PCB走线上传输的信号才会在足够远处被完全吸收而不会产生反射现象。若终端不匹配，大部分信号会反射回来，并且容易引起电路的过冲或欠冲甚至电路振荡。

通常所说的电气长线是指线路长度大于信号波长的1/20（频域），或传播延时大于信号上升沿时间的1/4（时域）的走线。信号线是否为电气长线决定该电路是集总参数还是分布参数结构。对分布参数电路，为了较好保持信号的波形，必须考虑调节传输线的特性阻抗和终端匹配问题。传输线终端反射电压可以通过下式表示：
　　　　　　　　　　　　Vr＝Vi（Rt－Z0）/ （Rt＋Z0）＝ρVi

其中Vr是终端电压，Vi是初始电压，Rt是终端阻抗，Z0是线路的特性阻抗，ρ为反射率。当Rt＝Z0时，反射率为0，即没有反射，电压保持不变；当Rt为无穷大，即终端开路，此时反射率为1，电压100％反射，此时的电压为原来电压值得两倍；如果Rt＝0，即终端短路，反射率为－1，则总电压为零。从中可以看出失配越大，则反射电压就越大，传输线若两端都不匹配，就会产生电路振荡。

针对传输线效应，通常采用控制走线的长度以及调节走线宽度改变特制阻抗来抑制传输线效应。例如：则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7.5英寸。工作频率在50MHz布线长度应不大于2英寸。如果工作频率达到或超过75MHz布线长度应在1.5英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指电路网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。当需要不同的阻抗时，最容易的方法就是改变线宽。

3.4电磁兼容设计中的电源问题

在PCB设计中，电源系统（包括相对高电位于相对低电位）主要可能引起两个问题：一个是电源（或高电位）噪声，即在该数字电路系统中，CPU电路、动态存储器件和其他数字逻辑电路在工作过程中逻辑状态高速变换，造成系统电流和电压变化而产生的噪声，温度变化时的直流噪声以及供电电源本身产生的噪声等。另一个是地线（或低电位）噪声，即在系统内各个部分的地线之间出现电位差或因存在接地阻抗而引起接地噪声。

PCB上的电源电压波动和地电平波动容易导致信号波形产生尖峰过冲或衰减振荡，造成数字IC电路的噪声容限，进而引起误操作。其原因主要是数字IC的开关电流和电源线、地线的电阻所造成的电压降，以及元器件引脚的分布电感所造成的感应电压降。分布电感引起的电压降影响比线路阻抗大，这是设计中必须考虑的一个方面。