基于PC104总线的429接口板设计

3 CPLD内部功能及实现

本文引用地址： //m.amcfsurvey.com/article/172233.htm

3.1 开发流程描述

本系统中的CPLD使用Altera公司的MAX7000S系列可编程逻辑器件中的EPM7128SQC100-6型号，从最初的电路设计思想到MAX+PLUSII的波形仿真，再到CPLD芯片编程结束要经过的一般开发流程如图4所示。

3.2 CPLD中的模块设计

本设计中CPLD 的功能是实现ARINC429收发电路与接口板的接口总线PC104总线的数据通信。其功能模块可以分为6部分，以下逐一介绍各模块的功能及其实现的方法。

(1)产生AR1NC429控制器HS3282所需的TTCLK时钟信号模块

TTCLK即发射器时钟信号，本设计中该信号有480 KHZ和1 MHZ两种可选频率，是由一个48 MHZ的晶振提供信号给CPLD，然后由CPLD编程产生480KHZ和1MHZ两种信号以备选择。该模块用图形编辑的方式实现。要产生3282所需要的480KHZ信号需要对输入48MHZ信号进行两次10分频，要产生1 MHZ信号需要对输入信号进行6分频再8分频。6分频电路采用3个JK触发器实现，8分频电路采用74393实现，10分频电路采用7490实现。

(2)产生复位信号/MR和控制发射器使能信号ENTX的信号ENT模块
/MR是对3282的主复位信号，/MR将直接送到HS3282，而ENT将送到另一模块中，用于控制发射器使能信号ENTX的产生，ENTX=ENT*/TXR，其中TXR为发送缓冲区空标志。该模块也采用电路设计输入方式。其电路主要由4个D型触发器74LS74芯片来完成。输入为总线驱动器的前4个输出，即D0～D3，时钟脉冲为产生HS3282读写信号模块的一个输出信号/WR3，输出为两个HS3282的复位信号/MR1和/MR2以及ENT1和ENT2。本模块具体实现电路如图5所示。

(3)产生片选信号/MCS的模块

本模块产生的/MCS信号用于驱动双向总线驱动器，进行数据传输，并用于选片对HS3282进行读写。此模块用一片8位判决电路74LS688来实现其功能。其中P5-P1接一组基址选择开关，Q5~Q1分别接PC104总线的地址总线的XA7、XA9、XA8、XA6和XA5，G接PC104总线的地址使能信号端XAEN。只有当XAEN输入为低时，并且P5～Pl与Q5-Q1的对应端相等时，输出为低，才有效。
(4)双向总线驱动器模块

该模块实现AR1NC429收发电路与接口板的接口总线PC104总线的16位数据传输。该模块设计过程为，先用VHDL设计输入方式设计两个单向三态数据收发器，然后用电路设计输入方式，将两个单向数据收发器合成为一个双向数据收发器。双向总线驱动器模块的功能表如表1所示。

　　 表1 双向总线驱动器模块的功能表 使能信号E 方向DIR 操作

　　双向总线驱动器模块产生其一个单向三态数据收发器(TRI_GATE1)的VHDL语言设计如下
library ieee；
use ieee.std_logic_1164.all；
entity tri_gate1 is
port(a0，al，a2，a3：in std_ logic；
a：in std_logic_vector(15 downto 4)；
en：in std_logic；
b0，b1，b2，b3：out std_logic；
b：out std_logic_vector(15 downto 4)：
D0，D1，D2，D3：out std_logic)；
--向模块2中送数据的4个输出端
end tri_gatel；
architecture behav of tri_gate1 is
begin
process
begin
if en='1' then --EN为高电平时收发器有效
b0=a0；b1=a1；b2=a2；b3=a3；b=a；
D0=a0；D1=a1；D2=a2；D3=a3；
else --EN为低时高阻状态
b0=一Z；b1=-Z；b2=-Z ；b3='Z'；b=ZZZZZZZZZZZZ；
end if
end process；
end behav；

产生另一个单向三态数据收发器(TRI_GATE)的VHDL语言与此类似，只是少了D0～D3的输出部分。两个单向三态数据收发器构成双向总线驱动器的电路设计如图6所示(D0_out～D3_out作为图5中的D0-D3输入)

　　(5)产生HS3282读信号与写信号和ENTX使能信号模块
本模块要实现的功能是产生HS3282的读写信号和发送使能信号及一个送入PC104总线的输入输出16位芯片选择信号/IO16。该模块用VHDL语言输入，其相应的VHDL语言如下
library ieee；
use ieee.std logic_1164.all；
entity gal4243 is
port(MCS，XIOW,XIOR，A1，A2，A3，A4，ENT1，
ENT2，TXR1，TXR2： in std_logic；
WR0，W Rl，WR2，W R3，WR4，W R5，W R6：
out std_logic；
RD0，RD1，RD2，RD3，RD4：out std_logic；
IO16，ENTX1，ENTX2：out std_logic)；
end gal4243；
architecture behav of gal4243 is
begin
process