WCSP 在克服各种挑战的同时不断发展

新一代WCSP将侧重于封装的掩模组减少。掩模减少，可以实现更短的产品上市时间和更低的封装成本。但是，必须要在不牺牲电迁移和 BLR 的情况下实现这种转变。在WCSP中，我们习惯上认为最必需的一层是凸块底部金属层，其会减缓焊料中锡和 RDL 之间的反应。进一步来说，扩散阻隔层将会与重分布层混合，从而除去 UBM 层。

图 1 晶圆制造厂 RDL（直接位于硅铝焊盘上的凸块）
设计。WCSP供应商在从焊盘到区域阵列范围 (area array pattern) 的什么地方构建布线所需的 RDL 存在争议。晶圆加工厂方法（请参见图 1）中，通常将一个额外增加的铝层用于这种连接。这种方法的缺点是凸块支持会占用很多的顶层金属面积。

图 2 凸块晶圆厂 RDL（RDL 线迹上的凸块）

最常见是使用铜的凸块晶圆厂RDL（请参见图 2）方法。这种方法具有更高的电流密度和可靠性，因为可以使用更厚的电介质和金属层。凸块晶圆厂 RDL 还允许将出货晶圆分成不同的封装类型，包括传统的引线接合封装或者 WCSP，其为产品开发阶段理想的选择，因为可以很容易地生产电气特性的快速批量样片。相同器件可以使用不同方法时，客户会根据散热额定值、单价以及最适合其应用的尺寸来选择某种封装。未来，随着晶圆厂采用一些创新型铜工艺解决方案/结构，并增加更厚的电介质容量，业界对于从单独凸焊厂向晶圆厂转移的这一过程可能会进行重新评估。

另一个重要的挑战是了解 RDL 布局对 RF 性能的影响。作为协同设计努力的一个部分，IC 处于平面布局说明时就必须对 RDL 进行设计，旨在优化器件性能。另外，必须遵循一种结构化的协同设计方法，以保证电气性能和机械可靠性，因为组件焊球的位置也在平面布局期间确定。多种封装配置（WCSP、引线接合 BGA、倒装片 BGA）中相同硅设计的使用，也可以在结构化协同设计尝试期间确定。

随着硅节点的技术进步以及裸片尺寸的缩小，我们必须注意其他一些挑战。我们必须理解低介电常数 (low-k) 电介质的 WCSP 完整性、划片街区 (saw streets) 宽度减少以及多个晶圆厂和组装厂的整合，目的是确保 WCSP 封装的完整性和可靠性得到维持。
更多挑战

测试。典型 WCSP 工艺的一个常见问题是缺少最终封装测试。大多数情况下，最终电气测试都是在凸块回流后在晶圆层进行。因此，在制造过程的这一“后端”部分，必须进行高强度的目视检查，其包括激光标记、切割和封装。随着这种封装进入汽车和医疗行业，工艺控制和质量检查系统便成为必需。

晶圆承载。从合格制造到 SMT 组装的整个过程期间，正确的 WCSP 器件承载都至关重要。为了确保 WCSP 生产期间较高的组装良率，很重要的一点就是将所有过程步骤都实现自动化，从而保证操作员晶圆承载从少到无。在合格检查期间，在应力测试和电气测试之间承载器件时，使用试片板等临时载板可以帮助防止对器件的损坏。WCSP组件一般在切割成形以前以晶圆形式测试，其有助于避免承载单个封装带来的器件损坏。

随着 WCSP 封装厚度不断减小来满足终端客户高度要求，晶圆承载变得越来越重要，同时也越来越富有挑战性。更薄的 WCSP 封装意味着更薄的晶圆，其在 WCSP 制造过程期间导致晶圆弯曲变形。另外，终端客户 SMT 工艺必须能够在没有组装损坏的情况下承载薄硅片。
未来趋势

随着 WCSP 的发展，我们将见证 TSV 互连技术的融合，其提供有源端到裸片后端的电气连接。这种能力允许 IC 或者其他组件（MEMS、无源组件等）堆叠，从而构建起高集成度的芯片组或者系统级封装 (SiP) 系统。

针对 CMOS 图像传感器 (CIS) 和 MEMS 产品的一些 TSV 型解决方案已经投产，同时将这种技术用于那些要求高性能、低功耗、异构功能集成、小体积和低成本的产品应用很有益处。